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  • FPGA时序分析教程
    2022-02-09 17:26:58

    在找工作的时候,不知道有没有发现,很多FPGA岗位的要求中有要求熟悉时序分析这个条件。

    有时候,面试的时候也会问到相关的问题。

    但是这部分的教程网上并不是很多,也不是很全。

    最近在网上找到了一份不错的pdf教程,特地在这里分享给大家。

    在这里插入图片描述

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  • FPGA时序分析

    2012-03-07 19:41:17
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    1时序分析和时序约束

    时序分析的目的:
    通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径,来分析数据延迟和时钟延迟的关系。一个良好的设计系统,必然能够保证整个系统中的所有寄存器都能够正确的寄存数据。
    数据和时钟路径是由EDA软件,通过对特定器件布局布线得到的。
    时序约束的目的:
    (1)告知EDA软件,本设计需要达到怎样的时序指标,然后EDA软件会根据时序的各个参数,尽量优化布局,以达到该指标。
    (2)协助EDA软件进行分析设计的时序路径,以产生相应的时序报告。

    2例子分析

    2.1实现代码

    `timescale 1ns / 1ps
    //
    module top(
        input            sys_clk,
        input  [0:0]     a,
        input  [0:0]     b,   
        output reg [0:0] c
        );   
        
        reg  [0:0]  a_reg;
        reg  [0:0]  b_reg;
        wire [0:0]  c_wire;   
        
        always@(posedge sys_clk)
        begin
            a_reg<=a;
            b_reg<=b;
        end 
        
        assign c_wire=a_reg & b_reg;   
        
        always@(posedge sys_clk)
        begin
            c<=c_wire;
        end  
          
    endmodule
    
    
    
    

    2.2时序分析的基本模型

    在这里插入图片描述
    D触发器需要用到DFF,与门需要用到LUT。
    延迟产生原因:
    (1)内部连线走线延迟;
    (2)组合逻辑电路延迟。

    Tco:时钟上升沿到达D触发器的D端 到 数据输出到Q端的延迟。
    Tsu:寄存器稳定数据的建立时间,由目的寄存器自身的特性决定。在时钟信号的上升沿到达时钟接口时,触发器的数据输入端(D)必须提前N纳秒稳定下来,否则无法保证数据正确存储。也就是说,D触发器D端口的数据必须比时钟上升沿提前Nns到达D触发器的端口。
    为了保证正确接收数据,内部连线走线延迟+组合逻辑电路延迟必须小于sys_clk- Tsu。如下图所示。

    请添加图片描述
    例子分析:
    a=1,b=1;间隔一定的时间,a变成0;
    在这里插入图片描述

    图中,a_reg_D指的是寄存器a的D端,a_reg_Q指的是寄存器a的Q端。

    展开全文
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    FPGA时序分析基础知识总结

    下面将FPGA时序分析涉及到的基础知识总结如下。

    时序分析目的

    时序分析的本质是一种时序检查,目前是检查FPGA中所有的D触发器能否正常工作,也就是检查D触发器的同步输入的数据端口是否满足建立时间(setup time)和保持时间(hold time)的要求。
    还有一个容易忽略的就是D触发器的异步复位端口是否满足恢复时间(recovory time)和移除时间(removral time)要求。
    在这里插入图片描述

    时序分析工具

    静态时序分析工具有:
    1、Xilinx vivado
    2、Altera Quartus II Timequest
    3、DC
    动态时序分析工具有:
    1、Mentor Modelsim
    2、Cadence NC-Verilog
    3、Sysnopsys VCS

    时序分析分类

    时序分析分为动态时序分析和静态时序分析。
    1、动态时序分析:可以理解为类似于我们用modelsim进行的时序仿真分析。主要原理是将布局布线的延迟信息反标到网表文件中进行仿真分析,检查是否存在时序违例,此时的延时包括门延时和布线延迟,可以很好地反应芯片的实际工作状态。

    因为不能生成完备的测试向量,覆盖所有的网表路径,因此在动态时序仿真分析中,无法暴露一些路径上可能出现的时序违例问题。

    2、静态时序分析:采用穷尽分析方法来提取整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计。

    时序分析前提

    撰写基本的时序约束文件,告知时序引擎一些必要的信息(比如时钟,输入输出延时等)。若没有正确的时序约束,那么时序分析的结果是没有意义的。

    时序分析常用术语

    1、源寄存器:发起数据的寄存器;
    2、目的寄存器:捕获数据的寄存器;
    3、源时钟(source clock/launch clock):也称发起时钟;
    4、目的时钟(destination clock/capture clock):也称捕获寄存器;
    5、发起沿(launch edge):源时钟产生数据的有效时钟沿;
    6、捕获沿(capture edge):目的时钟捕获数据的有效时钟沿;
    7、发起沿通常在0ns,捕获沿通常在下一个发起沿,捕获沿与发起沿“通常”相差1个时钟周期,注意这个通常加了引号,因为源时钟与目的时钟不一定为同一个时钟,这点需要特别注意。
    在这里插入图片描述

    时序路径的三要素

    1、源时钟路径:从源时钟的源节点(一般为FPGA的时钟输入引脚)到源寄存器的时钟输入端的路径,当输入数据的时序路径的起点为FPGA的输入引脚时,则没有源时钟路径。
    2、目的时钟路径:从目的时钟的源节点(一般为FPGA的时钟输入引脚)到目的寄存器的时钟输入端的路径,当输出数据的时序路径的终点是FPGA的输出引脚时,则没有目的时钟路径。
    3、数据路径:从时序路径的起点到时序路径的终点之间经过的数据路径,时序路径的起点一般为源寄存器的时钟输入端口(因为数据实在源寄存器时钟输入端口的发起沿时刻将数据发送出去的)或者FPGA输入引脚;时序路径的终点一般为目的寄存器的数据输入端口或者FPGA的输出引脚。
    在这里插入图片描述

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  • 1.FPGA内部来说,常见的基本时序路径(即静态时序分析对象)有以下四类:   (1)内部寄存器之间的时序路径,即reg2reg   (2)输入引脚到内部寄存器的时序路径,即pin2reg   (3)内部...
  • 时序分析基本模型及所涉及概念定义

    时序分析需了解:

            了解FPGA的基本组成结构,因为要分析数据和时钟的路径,就要清楚其在FPGA内部是怎么样传输的。从FPGA的I/O端口输入,经过多个内部可编程逻辑单元,其中包括组合逻辑和时序逻辑,不同单元之间的连线,最后又输出到FPGA的I/O端口。整条路径的延迟是多少,各个模块/单元的延迟是多少。

    时序分析目的:

            通过分析FPGA设计中各个寄存器之间的数据和时钟的传输路径,来分析数据延迟和时钟延迟的关系,保证整个系统的所有寄存器都能正确的寄存数据。

            其中,数据和时钟的传输路径由EDA软件,通过针对特定的器件布局布线得到的。

    时序约束作用:

            1. 告知EDA软件本设计需要达到的时序指标,然后EDA软件会根据时序约束的各个参数来优化布局布线,以达到约束的要求。

            2. 协助EDA软件分析时序路径,以产生相应的时序报告。在IC的设计中,时序分析可能由设计师自己分析,但是在FPGA的设计中,时序分析是由EDA软件分析的。

    时序约束工具-Timequest:

            Timequest是基于某个逻辑设计在特定器件上经过布局布线之后的网表,该网表包含了设计中每一个逻辑在该器件的什么资源上实现,以及资源在该器件的具体位置,以及信号从一个节点到另一个节点的具体延迟时间。

            若用户未进行时序约束,软件会自动对分析出的是时钟加入约束,这个约束会按照最大的可能约束。软件会计算最高频率的时候,是根据最坏路径的建立时间余量来计算。

    时序分析基本模型

            整条路径可以完全映射搭配到FPGA的基本单元。需要经过内部互联线延迟、组合逻辑延迟、时序逻辑延迟等。

            当中间的门有多级时,例如多个if, else if,.... else等。会导致c_reg_D的数据很晚到达,不满足时钟上升沿的建立时间。同时还需要考虑时钟的延迟,pad的延迟等。

    以上内容,主要思想来源于小梅哥的视频,讲的很通俗易懂。

    时序波形图及概念截图如下:

     

           通过软件进行时序分析,让其分析的是基于某个逻辑设计,在特定的器件上经过布局布线之后的网表。该器件需要具体到特定型号的特定速度等级。该网表包含了每一个逻辑具体在器件上的什么资源实现,在器件内的具体位置,以及信号从一个节点传输到下一个节点的具体延迟时间。

            在quartus的TimeQuest工具下还情况了不同温度环境下的分析,包括在内核供电电压1.2V,高温80,低温0°慢速和快速3中环境分析。温度越高,芯片内部的信号传输速度越慢,因为温度会影响改变硅片的材料、泄露电流和电子移动能力等特性。工作在温度0slow环境下,是因为晶体管阈值电压会随温度降低为降低,出现逆温现象。实际上时序最差的情况往往是低温还不是高温状态下。但是在低温情况下,并不是所有的特性都会变慢,还是会有一些地方信号传输会变快,一旦传输速度变快,这个时候就要考虑从--保持时间余量。

    为什么时序约束以及分析可以参考:

    小梅哥FPGA时序分析笔记(三)时钟约束真重要——事实说话-面包板社区 (eet-china.com)

    具体TimeQuest操作及GUI上的概念参考:

    (1条消息) quartus时序分析文档理解与翻译(4)——创建IO约束_pad_nuannuan的专栏-CSDN博客

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