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  • 数据流图的设计
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    2014-08-26 10:34:11
    数据流图(Data Flow Diagram,简称DFD)是一种图形化技术,它描绘信息流和数据从输入移动到输出的过程中所经历的变换,其既提供了功能建模机制也提供了信息建模机制。
     
    一、DFD中的基本符号: 
     
        数据流图有四种基本图形符号:
     
        →:箭头,表示数据流
        〇:圆或椭圆,表示加工,即变换数据的处理
        =:双杠(或开口矩形),表示数据存储
        □:方框,表示数据的源点或终点 
     
    二、DFD中的4中元素:
     
        (1)数据流:数据流是数据在系统内传播的路径,因此由一组成分固定的数据组成。如订票单由旅客姓名、年龄、单位、身份证号、日期、目的地等数据项组成。
                   数据流是流动中的数据,所以必须有流向,除了与数据存储之间的数据流不用命名外,数据流应该用名词或名词短语命名。
        (2)加工(数据处理):对数据流进行某些操作或变换。每个加工也要有名字,通常是动词短语,简明地描述完成什么加工。在分层的数据流图中,加工还应编号。
        (3)数据存储(文件):指暂时保存的数据,它可以是数据库文件或任何形式的数据组织。
        (4)数据源点或终点(外部实体):是本软件系统外部环境中的实体(包括人员、组织或其他软件系统),统称外部实体。一般只出现在数据流图的顶层图。
     
    三、画数据流图的步骤:
     
        (1)首先画系统的输入输出,即先画顶层数据流图。顶层流图只包含一个加工,用以表示被开发的系统,然后考虑该系统有哪些输入数据、输出数据流。顶层图的作用在于表明被开发系统的范围以及它和周围环境的数据交换关系。下图为飞机机票预订系统的顶层图。
     
        DFD01
     
        (2)画系统内部,即画下层数据流图。不再分解的加工称为基本加工。一般将层号从0开始编号,采用自顶向下,由外向内的原则。画0层数据流图时,分解顶层流图的系统为若干子系统,决定每个子系统间的数据接口和活动关系。例如,在上面的机票预订系统按功能可分成两部分,一部分为旅行社预订机票,另一部分为旅客取票,两部分通过机票文件的数据存储联系起来,0层数据流图如上图。
     
        (3)注意事项: 
        命名:不论数据流、数据存储还是加工,合适的命名使人们易于理解其含义。 
        画数据流而不是控制流:数据流反映系统“做什么”,不反映“如何做”,因此箭头上的数据流名称只能是名词或名词短语,整个图中不反映加工的执行顺序。
        一般不画物质流:数据流反映能用计算机处理的数据,并不是实物,因此对目标系统的数据流图一般不要画物质流。 
        每个加工至少有一个输入数据流和一个输出数据流:反映出此加工数据的来源与加工的结果。 
        编号:如果一张数据流图中的某个加工分解成另一张数据流图时,则上层图为父图,直接下层图为子图。子图及其所有的加工都应编号。
         父图与子图的平衡:子图的输入输出数据流同父图相应加工的输入输出数据流必须一致,此即父图与子图的平衡。 
        局部数据存储:当某层数据流图中的数据存储不是父图中相应加工的外部接口,而只是本图中某些加工之间的数据接口,则称这些数据存储为局部数据存储。 
        提高数据流图的易懂性:注意合理分解,要把一个加工分解成几个功能相对独立的子加工,这样可以减少加工之间输入、输出数据流的数目,增加数据流图的可理解性。 
             DFD02
     
    四、数据流程图的主要作用:
     
        1、便于用户表达功能需求和数据需求及其联系
        2、便于两类人员共同理解现行系统和规划系统的框架
        3、清晰表达数据流的情况
        4、有利于系统建模

     
    五、常见错误检测:
     
        1、数据流图中所有图形符号只能是4种基本符号
        2、数据流图的主图(非顶层图)必须包含4中基本元素,缺一不可
        3、主图的数据流必须封闭在外部实体之间,外部实体可以不只1个
        4、每个加工至少有1个输入数据流和1个输出数据流
        5、数据流图中必须按层给加工框编号,编号需体现各个层次的关系
        6、任何数据流子图均与上层的一个加工对应,且父图与子图平衡
        7、图上每个元素都必须有名字
        8、数据流图中不可夹带控制流
     
        注:部分文件不需要在上层图中画出。例如某文件仅与某个单一的加工相关,则此文件为部分文件,只需要在表示该加工的子图中画出即可。
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    典型综合场景数据流转设计

    综合场景一 T+1数据加工

    图 4 T+1方式数据流转

     

    T+1是数据仓库领域最为常见的数据集成模式,T+1模式下数据仓库会在每天固定时间点采集当天或者前一天交易系统数据。

    根据数据类型,结构化数据来源一般为RDB,需要将这些数据通过ETL工具全量或者增量导入到tdh的hdfs中,最后根据实际业务需求通过inceptor将数据写入到对应的表中:

    ① sqoop/tdt支持全量/增量导入数据,可以装载到hdfs中,tdt可以直接写入orc表中。

    ② 需要做大量聚合分析的写入orc表或者argodb表,有数据合并、删除、修改操作的写入orc事务表;高并发的精确查询写入hyperbase表;精确查询、模糊查询、多维度灵活组合查询写入Search表;

    有时候,结构化数据可以通过原系统导出成文本,放在FTP或者其他文件系统,这种文本可以类似日志、文档等外部数据一样,可以通过flume、Superput工具采集到HDFS,然后通过Inceptor写入合适的存储引擎。

     

    例一:

    oracle中的表 tableA,需要一次性的全量抽取全部数据,之后的业务需要对该表做精确查询。这个时候选择Transporter直接将数据录入orc表中,之后根据业务的需求,将数据录入hyperbase中。

     

    例二:

    oracle中的表tableA,该表每日有数据录入,需要对该表的数据做统计分析。这个时候可以选择sqoop对该表进行增量数据的抽取,放在HDFS上,之后通过inceptor将数据存入Argodb中,方便之后的统计分析。

     

    例三:

    每日的系统日志文件,需要根据日志进行ERROR的分析。选用flume对日志的目录进行数据采集,之后通过将数据存入Search中对日志信息进行分词,方便针对报错信息的排查。

     

    例四:

    超大量的离线历史数据文件,需要放入大数据平台存储。选用Superput将数据上传进hdfs进行存储。

     

    综合场景二 准实时数据同步

    图 5 准实时同步数据流转

     

    越来越多数据仓库向准实时方向演进。

    Oracle/DB2可以通过部署ogg/CDC+Transporter,实现准实时地将数据录入到tdh集群中,mysql特殊一些,可以基于binlog实现。之后根据业务需求参考上文图三选择合适的目标表:数据集市场景可以使用ArgoDB,高并发精确检索使用Hyperbase,综合搜索选择Search。

     

    例一:

    Oracle中的数据需要准实时的将数据同步写入大数据平台中。搭建一套ogg+transporter的方式,可以将数据准实时的录入到orc事务表中。

     

    例二:

    Mysql中的数据需要准实时的将数据同步写入到大数据平台中。这边有很多的工具都可以直接将mysql数据同步到hdfs中,这边推荐使用CDC或者MySQL Applier for Hadoop。

     

     

    综合场景三 实时流处理

    图 6 实时数据流转

     

    比较多的情况下实时数据通过kakfa接入,数据来源可以是kafka producer/flume等,经过slipstream的处理,之后根据实际业务需求,将数据入库到TDH中

    ① 处理后的数据再次进入kafka,之后对数据在进一步处理,这样的情况一般是kafka作为数据总线的情况,不同的业务通过slipstream去不断地和kafka进行数据上的交互

    ② 经过slipstream处理后录入到Search/Hyperbase/Argodb的数据可以继续通过Inceptor将表改变成其他格式,方便其他业务场景的需求,这时候就可以参考上文图三选择合适的目标表了。

     

    例一:

    实时数据通过kafka进来,需要在经过处理后把结果实时显示在大屏上。这个时候的kafka担任着数据总线的功能,数据从kafka接入,通过slipstream处理后再输出给kafka。下游大屏显示工具实时消费kafka数据。

     

    例二:

    实施数据通过kafka进来,对结果需要进行统计分析和批处理。可以通过Slipstream接入数据到hyperbase表,之后再通过inceptor或者Hyperbase API,将数据流转到Inceptor ORC表中,从而满足业务需求。

     

    上面抽象的三种典型数据流转综合场景,其原理是非常一致的:数据通过工具接入,根据业务需求,选择写入合适的表。

    实际项目中的数据流转设计相关负责一些,数据源、客户需求变化很多,但是万变不离其宗,大家充分掌握平台组件的技术特点和原理,并且深入理解客户需求,再加以练习实践,设计数据流转其实并不难。

    下面是一个经典的项目数据流转方案,可以做为练习和实践的参考案例:

    图 7 经典数据流转方案

    展开全文
  • 详细的信用流转原型图。 内容包括:工作台、企业签约认证、额度管理、客户管理、银单管理(开单、拆单、兑付、融资)、数据汇总等
  • 设计两个可综合的电路模块:第一个模块(M1)接受四位并行数据,并将其转化为简化I2C传输格式。sclk为输入主钟,data[3:0]为输入的四位数据,ack为请求发送数据信号(请求后才有数据发送到data[3:0]),数据流用scl...

           设计两个可综合的电路模块:第一个模块(M1)接受四位并行数据,并将其转化为简化I2C传输格式。sclk为输入主钟,data[3:0]为输入的四位数据,ack为请求发送数据信号(请求后才有数据发送到data[3:0]),数据流用scl和sda两条线传输。第二个模块(M2)接收以简化I2C协议通过scl和sda传输来的数据,并转化为相应16条信号线上的高电平,若数据为1,则第一条线路为高电平,数据为n,则第N条线路为高电平。模块如下图所示。

            本文引用自https://blog.csdn.net/llxxyy507/article/details/81046981


           简化的I2C通信协议如下:scl为时钟信号,当scl为高电平的时候,sda从高电平变为低电平,表示串行数据流开始传输;当scl为高电平,sda从低电平变为高电平的时候,表示串行数据流结束。sda信号只能在scl为低电平的时候变化,在scl为高电平期间应该维持稳定。


           上图中,sda信号在scl为高时从高变低,为数据流的开始。在scl为低电平时传输第一位数据(MSB),并在整个scl为高的期间都维持信号的稳定,接着传递剩下的数据。sda信号在scl为高时从低变高,表示数据流的结束。

           模块M1的verilog代码(ptosda.v)如下:

    module ptosda(sclk,rst,data,ack,scl,sda);
    input sclk,rst,data;
    wire [3:0]data;
    
    output scl,sda,ack;
    reg scl,ack,link_sda,sdabuf;
    reg [3:0]databuf;
    reg [7:0]state;
    
    out16hi m2(.scl(scl), .sda(sda), .outhigh() );    //调用M2模块
    
    assign  sda = link_sda ? sdabuf : 1'b0;        //link_sda控制sdabuf输出到串行总线上
    
    parameter  ready  =  8'b0000_0000,
               start  =  8'b0000_0001,
               bit1   =  8'b0000_0010,
               bit2   =  8'b0000_0100,
               bit3   =  8'b0000_1000,
               bit4   =  8'b0001_0000,
               bit5   =  8'b0010_0000,
               stop   =  8'b0100_0000,
               IDLE   =  8'b1000_0000;
    
    always @(posedge sclk or negedge rst)         //主钟sclk产生串行输出时钟clk
           begin
                  if (!rst)
                    scl <= 1;
                  else
                    scl <= ~scl;
           end
    
    always @(posedge ack)
           databuf <= data;
    
    always @(negedge sclk or negedge rst)
           if (!rst)
               begin
                     link_sda <= 0;
                     state <= ready;
                     sdabuf <= 1;
                     ack <= 0;
               end
            else  
               begin
                  case(state)
                  ready : if(ack) 
                            begin 
                               link_sda <= 1;
                               state <= start;
                            end
                          else
                            begin
                               link_sda <= 0;
                               state <= ready;
                               ack <= 1;
                            end
                   
                   start : if(scl && ack)
                             begin 
                                sdabuf <= 0;
                                state <= bit1;
                             end
                           else
                             state <= start;
    
                    bit1  : if(!scl)
                              begin
                                 sdabuf <= databuf[3];
                                 state <= bit2;
                                 ack <= 0;
                              end
                             else
                              state <= bit1;
                                
                    bit2  : if(!scl)
                              begin
                                 sdabuf <= databuf[2];
                                 state <= bit3;
                              end
                             else
                              state <= bit2;
                                
                    bit3  : if(!scl)
                              begin
                                 sdabuf <= databuf[1];
                                 state <= bit4;
                              end
                             else
                              state <= bit3;
                                
                    bit4  : if(!scl)
                              begin
                                 sdabuf <= databuf[0];
                                 state <= bit5;
                              end
                             else
                              state <= bit4;
                                
                    bit5  : if(!scl)
                              begin
                                 sdabuf <= 0;
                                 state <= stop;
                              end
                             else
                              state <= bit5;
                                
                    stop  : if(scl)
                              begin
                                 sdabuf <= 1;
                                 state <= IDLE;
                              end
                             else
                              state <= stop;
                                
                    IDLE  :  begin
                                 link_sda <= 0;
                                 state <= ready;
                              end
                                
                   default  : begin
                                 link_sda <= 0;
                                 sdabuf <= 1;
                                state <= ready;
                              end
                 endcase
              end
    endmodule
    

            模块M2(out16hi.v)verilog代码如下:

    module out16hi(scl,sda,outhigh);
    input scl,sda;
    output [15:0]outhigh;
    
    reg [4:0]mstate;
    reg [3:0]pdata,pdatabuf;
    reg [15:0]outhigh;
    reg StartFlag,EndFlag;              //串行数据开始和结束标志
    
    always @(negedge sda)
         begin
           if (scl)
               StartFlag <= 1;
           else if (EndFlag)
               StartFlag <= 0;
         end
    
    always @(posedge sda)
           if (scl)
              begin
                EndFlag <= 1;
    				pdatabuf <= pdata;
              end
           else
                EndFlag <= 0;
           
    parameter sbit0 = 5'b0_0001,
              sbit1 = 5'b0_0010,
              sbit2 = 5'b0_0100,
              sbit3 = 5'b0_1000,
              sbit4 = 5'b1_0000;
    
    always @(pdatabuf)                              //接受到的数据转化为相应的输出位的高电平
           begin
             case(pdatabuf)
                 4'b0001: outhigh = 16'b0000_0000_0000_0001; 
                 4'b0010: outhigh = 16'b0000_0000_0000_0010; 
                 4'b0011: outhigh = 16'b0000_0000_0000_0100; 
                 4'b0100: outhigh = 16'b0000_0000_0000_1000; 
                 4'b0101: outhigh = 16'b0000_0000_0001_0000; 
                 4'b0110: outhigh = 16'b0000_0000_0010_0000; 
                 4'b0111: outhigh = 16'b0000_0000_0100_0000; 
                 4'b1000: outhigh = 16'b0000_0000_1000_0000; 
                 4'b1001: outhigh = 16'b0000_0001_0000_0000; 
                 4'b1010: outhigh = 16'b0000_0010_0000_0000; 
                 4'b1011: outhigh = 16'b0000_0100_0000_0000; 
                 4'b1100: outhigh = 16'b0000_1000_0000_0000; 
                 4'b1101: outhigh = 16'b0001_0000_0000_0000; 
                 4'b1110: outhigh = 16'b0010_0000_0000_0000; 
                 4'b1111: outhigh = 16'b0100_0000_0000_0000; 
                 4'b0000: outhigh = 16'b1000_0000_0000_0000; 
              endcase
             end
    
    always @(posedge scl)
           if (StartFlag)
              case(mstate)
                  sbit0 : begin
                            mstate <= sbit1;
                            pdata[3] <= sda;
                          end
    
                  sbit1 : begin
                            mstate <= sbit2;
                            pdata[2] <= sda;
                          end
    
                  sbit2 : begin
                            mstate <= sbit3;
                            pdata[1] <= sda;
                          end
    
                  sbit3 : begin
                            mstate <= sbit4;
                            pdata[0] <= sda;
                          end
    
                  sbit4 : begin
                            mstate <= sbit0;
                          end
     
                  default : mstate <= sbit0;
    
               endcase
          else   mstate <= sbit0;
    endmodule
    
    

    testbench文件(sigdata_test.v)内容如下:

    `timescale 1ns/1ns
    `define halfperiod 50
    
    module sigdata_test(rst,sclk,data,ack_for_data,sda,scl,outhigh);
    output rst;
    output [3:0]data;
    output sclk;
    input ack_for_data;
    reg rst,sclk;
    reg [3:0]data;
    
    output sda,scl,outhigh;
    wire sda;
    wire scl;
    wire [15:0]outhigh;
    
    ptosda m1(.sclk(sclk), .rst(rst), .data(data), .ack(ack_for_data), .scl(scl), .sda(sda) );
    out16hi m2(scl,sda,outhigh);
    
    initial
          begin
              rst = 1;
            #10 rst = 0;
            #(`halfperiod*2+3) rst = 1;
          end
    
    initial
          begin
              sclk = 0;
              data = 0;
              #(`halfperiod*1000) $stop;
          end
    
    always #(`halfperiod) sclk = ~sclk;
    
    always @(posedge ack_for_data)
           begin
              #(`halfperiod/2 + 3) data = data + 1;
           end
    
    endmodule
    

            仿真的结果如下:


            加入中间变量查看结果得到如下,可以看出data[3:0]数据准确的传入到了pdatabuf[3:0],并通过outhigh准确输出了对应信号线的高电平。


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  • 工作流引擎Activiti介绍及几个场景的数据流转详情


    一、工作流相关的几个概念

    在这里插入图片描述

    二、一个简单的工作流流程

    在这里插入图片描述

    三、Activiti数据库设计

    以下展示以Activity5.22为准。当ProcessEngine被成功创建,就会生成25张表:
    在这里插入图片描述

    四、Activiti数据流程场景

    1.新建模型

    • 只写入act_re_model表以下数据
      在这里插入图片描述

    2.部署模型

    • 写入act_ge_bytearay表以下数据
      在这里插入图片描述
    • 写入act_re_deployment表以下数据
      在这里插入图片描述
    • 写入act_re_procdef表以下数据
      在这里插入图片描述
      如上展示,act_ge_bytearay表中DEPLOYMENT_ID_和act_re_procdef表中DEPLOYMENT_ID_等于act_re_deployment表中ID_

    3.发起流程

    发起流程且自动完成第一个节点时,数据流转详情:

    • 写入act_ru_exeution表以下数据在这里插入图片描述
    • 写入act_ru_task表以下数据在这里插入图片描述
    • 写入act_ru_identitylink表以下数据在这里插入图片描述
    • 写入act_ru_variable表以下数据在这里插入图片描述
    • 写入act_hi_actinst表以下数据在这里插入图片描述
    • 写入act_hi_taskinst表以下数据在这里插入图片描述

    4.审批流程

    流程处理后进入下一个节点时,数据流转详情:

    • 写入act_ru_exeution表以下数据(与前节点相比,把前一条删除,并增加以下数据)在这里插入图片描述
    • 写入act_ru_task表以下数据(与前节点相比,把前一条删除,并增加以下数据)在这里插入图片描述
    • 写入act_ru_identitylink表以下数据在这里插入图片描述
    • 写入act_ru_variable表以下数据(与前节点相比,增加以下4条业务数据)在这里插入图片描述
    • 写入act_hi_actinst表以下数据(与前节点相比,增加以下3条业务数据)在这里插入图片描述
    • 写入act_hi_taskinst表以下数据(与前节点相比,增加以下1条业务数据)在这里插入图片描述
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