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  • 数字电路大作业 制作一个 可以显示 星期 小时 分钟 秒时钟 (使用74160 改装为60进制 24进制 7进制计时器)
  • 这是武汉理工大学的数电试验报告!!用74ls90设计,加上74ls48 门电路设计实验!...这个ppt里面包含数电实验所有电路图,以及原理图!还有报告详细资料!!喜欢和需要人下载!!可以作为参考!
  • 利用数字电路的理论和知识进行设计,一般应具有时分秒计时功能,同时 可以进行时间调整;定点报时等。 二、 设计任务和基本要求: 设计数字式电子,基本要求如下: 1、 设计一个时分秒计数器,并具有译码显示。...
  • 本次课程设计利用电路仿真软件 Multisim 对功能数字钟进行设计,计划实现秒脉冲发生器电路、“时”、“分”、“秒”数字显示、对“时”、“分”的校时以及整点报时的功能。...如此,便实现功能数字钟的基本功能。
  • 数电六:电路设计

    千次阅读 2018-12-23 20:31:06
    简易秒表设计 要求: 1、具有时钟源产生1S信号 2、能够通过数码管显示,显示最大值为59,具有时间暂停功能 3、能够通过按键清除...用数字电路搭建一个简易测频仪,能够测出范围为10HZ~9KHZ频率。 简易测...

    简易秒表设计

    要求:
    1、具有时钟源产生1S的信号
    2、能够通过数码管显示,显示最大值为59,具有时间暂停功能
    3、能够通过按键清除上次计数时间值

    简易秒表设计电路测试

    在这里插入图片描述

    简易密码锁设计

    1、设定三位密码锁
    2、能够通过数码管显示当前所输入的密码
    3、密码正确时,用LED灯点亮指示

    简易密码锁设计电路测试

    在这里插入图片描述

    简易测频仪

    用数字电路搭建一个简易测频仪,能够测出范围为10HZ~9KHZ的频率。

    简易测频仪电路测试

    在这里插入图片描述

    抢答器设计

    要求:
    1、抢答器同时提供6名选手或6个代表队赛,分别用6个按钮S1~S6表示。
    2、设置一个系统清除开关,该开关由主持人控制。
    3、抢答器具有锁存与显示功能。即选手按动
    按钮,锁存相应的编号,并在LED数码管上显
    示。选手抢答实行优先锁存,优先抢答选手的
    编号一直保持到主持人将系统清除为止。

    抢答器设计电路测试
    在这里插入图片描述

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  • 电子密码锁的课程设计 数字密码锁课程设计...数字抢答器的设计 电子钟的课程设计 抢答器课程设计 路灯控制器电路设计 30秒计时器 数字时钟 课程设计成绩考核表 课程设计任务书 注意:本帖来源于网络,版权归作者所有。
  • 【纯硬件分立式数字电子proteus仿真(数电课设,含时间显示、校准、整点报时、闹钟功能)】 数电课设仿真题目,老师给了优秀,拿出来给大家做个参考,整机电路图如下: 整个设备包括分频电路,显示环节、闹钟...

    【纯硬件分立式数字电子钟proteus仿真(数电课设,含时间显示、校准、整点报时、闹钟功能)】

    数电课设的仿真题目,老师给了优秀,拿出来给大家做个参考,整体电路图如下:
    整体电路

    整个设备包括显示环节、闹钟环节、校时环节、整点报时环节。
    显示环节运用共阳极七段数码管,用芯片译码,更好地还原了真实情况,具体电路及所用芯片如下图:
    在这里插入图片描述

    闹钟环节可以自行设定闹钟时间,精确到秒,时间到蜂鸣器响。(这个功能个人认为会比较加分!)闹钟环节实际上就是一个比较电路,具体如下图:
    在这里插入图片描述

    整点报时环节为到整点蜂鸣器响,蜂鸣器部分如下图:
    在这里插入图片描述

    校准环节即调整时钟显示的时间,时、分、秒均可调,具体如下图:
    在这里插入图片描述

    (注:新手易遇到的问题:为实现晶振起振绞尽脑汁,其实是没有用的,因为在proteus和multisim中晶振都是不能起振的(个别版本可能可以),因此振荡信号直接用软件里面的信号源模拟即可)

    需要仿真文件的加我q:1257387455,获得proteus仿真文件,低价教使用!拒绝白嫖党,谢谢!(接数电辅导,需要的可加q)

    (之后还会出一期基于51单片机的数字电子钟,需要的也可以加q获取。)

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  • 数字系统中,为协调各部分动作,常要 求某些触发器于同一时刻动作。为此,必须引入 同步信号,使这些触发器只有在同步信号到达时 才按输入信号改变状态。通常把这个同步信号叫 做时钟脉冲,或称为时钟信号,简称...

    B 同步(电平)触发器

    同步(电平)触发器概念
    在数字系统中,为协调各部分的动作,常要 求某些触发器于同一时刻动作。为此,必须引入 同步信号,使这些触发器只有在同步信号到达时 才按输入信号改变状态。通常把这个同步信号叫 做时钟脉冲,或称为时钟信号,简称时钟,用 CP(Clock Pulse)表示
    同步触发器又称为“钟控触发器”,即时钟控 制的电平触发器。

    B.a 同步 RS触发器

    电路结构及工作原理
    高电平有效
    在这里插入图片描述

    从同步RS-FF的特性表可知,只有CP=1 时,FF输出端的状态才会受输入信号的控制, 而且在CP=1时的特性表与基本RS-FF的特性 表相同。输入信号同样需要遵守S•R=0的约束 条件。且由表可得同步RS-FF的特性方程和控 制输入端的约束条件如下:
    在这里插入图片描述

    在使用同步RS-FF时,有时还需要在CP信号到来 之前将触发器预先置成指定的状态,为此在实用的同 步RS-FF电路上往往还设有专门的异步置位输入端和 异步复位输入端。其逻辑图和图形符号如下所示:
    在这里插入图片描述
    在这里插入图片描述
    R,S都为1时,Q与Q’被置1,之后的状态未知。

    动作特点
    同步RS-FF的动作特点:在CP=1的全部时间里S和R 的变化都将引起FF输出端状态的变化。由此可知,若在 CP=1的期间内输入信号发生多次变化,则FF的状态也 会发生多次翻转,这就降低了电路的抗干扰能力。
    在这里插入图片描述


    B.b 同步 D触发器

    CP=1时,D是什么Q就是什么。

    为了从根本上避免同步RS触发器R、S同时为1的情况 出现,可以在R和S之间接一非门,使得S•R=0成立。(双输入改为单输入)
    这种单输入的FF叫做同步D触发器(又称D锁存器), 其逻辑符号如下所示:
    在这里插入图片描述

    电路结构及工作原理
    在这里插入图片描述

    动作特点
    同步D-FF的逻辑功能是: CP到来时(CP=1),将输 入数据D存入触发器,CP过 后(CP=0),触发器保存该 数据不变,直到下一个CP到 来时,才将新的数据存入触 发器而改变原存数据。 正常工作时要求CP=1期 间D端数据保持不变。
    在这里插入图片描述

    当D在CP为1时多次变化,输出也会发生多次变化,着这种现象称为空翻现象。

    B.c 同步 JK触发器

    同步JK-FF既保留了RS-FF的双输入,又解决了同步 RS-FF输入控制端S=R=1时触发器的新状态不确定的问 题。JK-FF的J端相当于置“1”(S)端,K端相当于置“0” (R)端。其逻辑符号如下:
    在这里插入图片描述

    在同步RS基础上加入两条红色反馈线
    在这里插入图片描述
    JK都为1时,要求TCPH<3tpdTCP_H<3 tpd,否则会不停的翻转
    紫色为另一个初态。

    动作特点
    同步JK-FF的特性方程为:
    在这里插入图片描述
    当J=K=1时,Qn+1=QnQ^{n+1}=Q^{n'},触发器处于翻转 状态,其余情况同同步RS-FF一样。
    正常工作时要求CP=1期间J、K端数据保持 不变。

    B.d 同步 T和T’触发器

    将JK-FF的J端和K端连在一起,即得到T触发器,其 逻辑图和特性表如下所示:
    在这里插入图片描述
    在这里插入图片描述
    由同步T-FF的特性表或将J=K=T代入JK-FF的特 性方程可得同步T-FF的特性方程为:
    在这里插入图片描述

    若将T输入端恒接高电平,则成为T’触发器。
    在这里插入图片描述

    B.e 同步(电平)触发器特点 总结

    同步触发器的触发方式:
    上述几种功能的同步触发器均属于电平触发方式。电平 触发方式有高电平触发和低电平触发两种。
    同步触发器的空翻:
    在同步触发器CP为高电平期间,输入信号发生多次变 化,触发器也会发生相应的多次翻转,如下图所示
    在这里插入图片描述

    由于空翻问题,同步触发器只能用于 数据的锁存,而不能实现计数、移位、存储等 功能。为了克服空翻,又产生了无空翻主从 触发器和边沿触发器等新的触发器结构形式。


    C 边沿触发的触发器

    由于JK触发器存在一次变化问题,所以抗干扰能力差。为了提高触发器工作 的可靠性,希望触发器的次态(新态)仅决定于CLK的下降沿(或上升沿) 到达时刻的输入信号的状态,与CLK的其它时刻的信号无关。这样出现了各种边沿触发器。
    现在有利用CMOS传输门的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器以及利用二极管进行电平配置的边沿触发器等等几种。

    两种边沿触发器
    1 用两个电平触发的D触发器组成的边沿触发器
    电路如图所示,其中FF1和FF2都是电平触发的D触发器,它们之间也是通过时钟相连。

    在这里插入图片描述

    当CLK=0,触发器状态不变,FF1输 出状态与D相同;
    当CLK变为1,即上升沿触发器FF1状态与前沿到来之前的D状态相同并保持(因为 CLK1=0) 。而与此同时, FF2输出Q 的状态被置成前沿到来之前的D的状态, 而与其它时刻D的状态无关。

    2 利用CMOS传输门的边沿触发器

    在这里插入图片描述 在这里插入图片描述
    在这里插入图片描述

    边沿触发的触发器动作特点:
    输出端状态的转换发生在CLK的上升沿到来时刻,而且触发器保存下来的状态 仅仅决定CLK上升沿到达时的输入状态,而与此前后的状态无关
    在这里插入图片描述
    Q由上升沿到来之前的状态决定


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  • 数字钟设计仿真

    2020-07-30 14:20:59
    当时学习数字电路的时候所做的数字钟仿真。包含有555定时器构成多谐振荡器,晶体多谐振荡器,数字钟包含有整点报时功能,定点报时功能,jk触发器构成消抖电路单独列出,十一进制计数器(基于74LS161)。当时...

    当时学习数字电路的时候所做的数字钟仿真。包含有555定时器构成的多谐振荡器,晶体的多谐振荡器,数字钟包含有整点报时功能,定点报时功能,jk触发器构成的消抖电路单独列出,十一进制计数器(基于74LS161)。当时学习数电的时候对这些都不太懂,做个分享,给刚刚学习数电的做个参考吧。Multisim14 ,低版本会打不开。(内含Multisim 14安装包)希望可以帮到需要的人。有一份课程设计的报告,可以帮助理解电路。

     

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    2020-07-25 21:08:24
    本次课程设计主题是数字电子。本电路系统由秒信号发生器、“时、分、 秒”计数器、数码管显示器、整点报时电路组成。而秒信号产生器是整个系统 时基信号,它直接决定计时系统精度,这里用 555 定时器产生...
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    千次阅读 热门讨论 2018-06-12 12:11:49
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  • 通过该课程设计,设计出符合任务要求的电路,掌握通用电子电路的一般设计方法和步骤,训练并提高学生在文献检索、资料利用、方案比较和元器件选择等方面的综合能力,同时为毕业设计和毕业以后从事电子技术方面的科研和...
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    万次阅读 2012-11-25 09:56:14
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  • 2、根据课程设计内容及要求构造整个设计思路,复习数字电路中触发器、译码器、计数器、译码显示器等部分内容。 3、分析彩灯控制器组成、各部分功能及工作原理。查出各芯片引脚排列及功能。进行电路的设计及仿真...
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  • 7月3日来到实验室,现在算起来刚好又三个月了...有限状态机是从逻辑学直接导出,状态机是数字电路的基本设计单元,能接受时钟时序控制。个人感觉其原理类似。都是从一个状态经过特定条件跳转到另外一个状态。 ...
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    2012-07-12 19:02:40
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空空如也

空空如也

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关键字:

数电数字钟的电路