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  • 使用非还原除法算法的有符号/无符号整数除法器 输出操作结果之前,需要DATA_WIDTH + 1个周期。 参数 范围 描述 DATA_WIDTH 除数和除数的数据宽度 接口信号 信号 输入/输出 宽度 描述 k 一世 钟 rst_n 一世 异步...
  • verilog 8位无符号除法器实现

    千次阅读 2020-10-03 13:51:05
    一、算法(非原创) ...在Verilog HDL语言中虽然有除的运算指令,但是除运算符中的除数必须是2的幂,因此无法...最简单的方法就是减法实现除法器(比如十进制中的a/b,可先比较a与b的大小,如果a>b,则商加1,a<=a-b,

    一、算法(非原创)

    参考链接:https://www.cnblogs.com/lyc-seu/p/12507760.html

    在Verilog HDL语言中虽然有除的运算指令,但是除运算符中的除数必须是2的幂,因此无法实现除数为任意整数的除法,很大程度上限制了它的使用领域。并且多数综合工具对于除运算指令不能综合出令人满意的结果,有些甚至不能给予综合。即使可以综合,也需要比较多的资源。

    最简单的方法就是减法实现除法器(比如十进制中的a/b,可先比较a与b的大小,如果a>b,则商加1,a<=a-b,再进行比较大小,直到a<b,商不变,余数为a)。但这种方式通常速度比较慢,实际上更快速的方法是模拟手算除法的过程:
    在这里插入图片描述
    实际上上图演示的是二进制除法运算,跟十进制的没多大区别,只不过十进制的除法商的每一位都有0-9十种可能,因此如果采用十进制来编写除法器需要采用二分法逐个判断商的每一位上的数字,而二进制因为只有两种可能所以不需要那么麻烦(但其实两者的本质是一样的,算法的时间复杂度相同)
    流程图:
    在这里插入图片描述
    根据以上所述的32位除法器的算法原理,下面来实现一下8位除法器。

    二、代码实现

    1、组合逻辑方式实现

    • RTL代码
    module div1  
    #(
    parameter DATAWIDTH=8
    )
    (  
            a,   
            b,  
            enable,
            shang,  
            yushu
    );  
     
     input [DATAWIDTH-1:0] a;            
     input [DATAWIDTH-1:0] b;            
     input enable;       
     output  shang;      
     output  yushu;            
                 
    wire enable;                
    reg [DATAWIDTH-1:0] shang;    
    reg [DATAWIDTH-1:0] yushu;                
    
    reg [DATAWIDTH-1:0] tempa;  
    reg [DATAWIDTH-1:0] tempb;  
    reg [2*DATAWIDTH-1:0] temp_a;  
    reg [2*DATAWIDTH-1:0] temp_b;  
      
    integer i;  
      
    always @(a or b)  
    begin  
        tempa <= a;  
        tempb <= b;  
    end  
      
    always @(tempa or tempb)  
    begin  
    if(enable)
      begin
        temp_a = {{DATAWIDTH{1'b0}},tempa};  
        temp_b = {tempb,{DATAWIDTH{1'b0}}};  
        for(i = 0;i < DATAWIDTH;i = i + 1)  
            begin  
                temp_a = temp_a<<1;
                if(temp_a>= temp_b)  
                    temp_a = temp_a - temp_b + 1'b1;  
                else  
                    temp_a = temp_a;  
            end  
      
        shang = temp_a[DATAWIDTH-1:0];  
        yushu = temp_a[DATAWIDTH*2-1:DATAWIDTH]; 
      end
    end  
      
    endmodule
    
    • 仿真程序
    `timescale 1ns/1ns  
      
    module tb_div1();  
      
        parameter DATAWIDTH = 8;
        reg [DATAWIDTH-1:0] a;  
        reg [DATAWIDTH-1:0] b; 
        reg enable; 
        wire [DATAWIDTH-1:0] shang;  
        wire [DATAWIDTH-1:0] yushu;  
    
    initial  
    begin  
        enable=1;
        #10 a = 15;  
                b = 6;  
              
        #10 a = 165;  
            b = 30;  
              
        #10 a = 250;  
            b =60;     
         
         #10 a = 63;      
                 b = 7;   
                          
         #10 a = 80;     
             b = 9;      
                          
         #10 a = 130;     
             b =50; 
             
          $stop;       
    end  
      
    div1 #(
        .DATAWIDTH  ( DATAWIDTH  ))
    u1 (  
        .a (a),  
        .b (b),  
        .enable(enable), 
        .shang (shang),  
        .yushu (yushu)
    );  
      
    endmodule
    
    • 仿真结果

    在这里插入图片描述
    可以看出,由于是组合逻辑,因此输入与输出数据之间没有延时!!!

    2、时序逻辑方式实现

    • RTL代码
    
    `timescale 1ns/1ps
    
    
    module div_fsm 
    #(
    parameter DATAWIDTH=8
    )
    (
      input                       clk      ,
      input                       rstn    ,
      input                       en   ,
      output  wire                ready    ,
      input  [DATAWIDTH-1:0]      dividend ,
      input  [DATAWIDTH-1:0]      divisor  ,
      output wire [DATAWIDTH-1:0] quotient ,
      output wire [DATAWIDTH-1:0] remainder,
      output wire                 vld_out
    );
    
    parameter IDLE =0;
    parameter SUB  =1;
    parameter SHIFT=2 ;
    parameter DONE =3;
    
    reg [DATAWIDTH*2-1:0] dividend_e ;
    reg [DATAWIDTH*2-1:0] divisor_e  ;
    reg [DATAWIDTH-1:0]   quotient_e ;
    reg [DATAWIDTH-1:0]   remainder_e;
    
    
    reg [1:0] current_state,next_state;
    
    reg [DATAWIDTH-1:0] count;
    
    
    
    
    
    always@(posedge clk or negedge rstn)
      if(!rstn) current_state <= IDLE;
      else current_state <= next_state;
    
    always @(*) begin
      next_state <= 2'bx;
      case(current_state)
        IDLE: if(en)     next_state <=  SUB;
    	         else       next_state <=  IDLE;
        SUB:  next_state <= SHIFT;
        SHIFT:if(count<DATAWIDTH) next_state <= SUB;
                  else next_state <= DONE;
        DONE: next_state      <= IDLE;
      endcase
    end
    
     
    always@(posedge clk or negedge rstn) begin
     if(!rstn)begin
       dividend_e  <= 0;
       divisor_e   <= 0;
       quotient_e  <= 0;
       remainder_e <= 0;
       count       <= 0;
     end 
     else begin 
      case(current_state)
      IDLE:begin
             dividend_e <= {{DATAWIDTH{1'b0}},dividend};
    	     divisor_e  <= {divisor,{DATAWIDTH{1'b0}}};
           end
      SUB:begin
            if(dividend_e>=divisor_e)begin
    		   dividend_e <= dividend_e-divisor_e+1'b1;
             end
    	    else begin
    		   dividend_e <= dividend_e;
            end
          end
      SHIFT:begin
    	   if(count<DATAWIDTH)begin
    	     dividend_e <= dividend_e<<1;
    	     count      <= count+1;		 
           end
    	   else begin
    	     quotient_e<= dividend_e[DATAWIDTH-1:0];
    		 remainder_e <= dividend_e[DATAWIDTH*2-1:DATAWIDTH];
           end
         end
      DONE:begin
    		count       <= 0;
      end	 
      endcase
     end
    end
      
    assign quotient  = quotient_e;
    assign remainder = remainder_e;
    
    assign ready=(current_state==IDLE)? 1'b1:1'b0;
    assign vld_out=(current_state==DONE)? 1'b1:1'b0;
    	       
    endmodule
    
    • 仿真程序
    `timescale 1ns/1ps
    
    module div_fsm_tb();
    
    parameter DATAWIDTH = 8;
    
    reg  clk;
    reg  rstn;       
    reg  en;    
    wire ready; 
    wire vld_out;    
    reg  [DATAWIDTH-1:0]    dividend; 
    reg  [DATAWIDTH-1:0]    divisor;
    wire [DATAWIDTH-1:0]    quotient;
    wire [DATAWIDTH-1:0]    remainder;
    
    always #1 clk = ~clk;
    
    integer i;
    
    initial begin
      clk = 1;
      rstn = 1;
      en = 0;
      #2 rstn = 0; 
      #2 rstn = 1;
      repeat(2) @(posedge clk);
    
      for(i=0;i<10;i=i+1) begin
            en <= 1;
            dividend <= $urandom()%200;
            divisor  <= $urandom()%100;
            wait (ready == 1);
            wait (vld_out == 1);
      end
    
    
    end
    
    
    div_fsm #(
        .DATAWIDTH                     ( DATAWIDTH  ))
         u1(
                .clk                   ( clk        ),
                .rstn                  ( rstn       ),
                .en                    ( en         ),
                .ready                 ( ready      ),
                .dividend              ( dividend   ),
                .divisor               ( divisor    ),
                .quotient              ( quotient   ),
                .remainder             ( remainder  ),
                .vld_out               ( vld_out    )
    );
    
    
    endmodule
    
    • 仿真结果

    在这里插入图片描述
    可以看出,由于使用的是时序逻辑,因此输出与输入数据之间有一定的延时,该程序中,延时为20个时钟周期!!!

    展开全文
  • Verilog除法器(32位无符号+带符号)

    千次阅读 2020-03-04 23:26:46
    32位无符号除法器设计 恢复余数法: 恢复余数除法的基本思路是从“部分余数”中减去除数,如果结果为负(不够减),则恢复原来的部分余数,商0. 寄存器使用: reg_r 存放被除数a reg_b 存放除数b reg_r 存放余数...

    32位无符号除法器设计

    恢复余数法:

    恢复余数除法的基本思路是从“部分余数”中减去除数,如果结果为负(不够减),则恢复原来的部分余数,商0.
    寄存器使用:

    reg_r 存放被除数a
    reg_b 存放除数b
    reg_r 存放余数(初始清零)

    具体做法:

    做减法时,减数是reg_b中的除数,被减数是reg_r中的余数左移一位,最低位由reg_q(被除数)的最高位补充。为了能够判断相减结果的正负,减法器的位数要比除数的位数多出一位。若相减为正,则减法器输出的最高位为0;若相减为负,则减法器输出的最高位为1。

    若相减结果为正,把相减结果写入reg_r(部分余数),reg_q的内容左移一位,最低位放入商1。
    若相减结果为负,把被减数写入reg_r(恢复之前的余数),reg_q的内容左移一位,最低位放入商0。

    循环上述减法,知道被除数全部移除reg_q为止。计算结束后reg_q中内容是商,reg_r中的内容是余数

    Tips:

    之所以能够一位一位减,是因为若一个数a可以除b,则a左移一位之后(相当于乘2),仍然可除b。

    不恢复余数除法

    在恢复余数除法算法中,如果部分余数为负,则要恢复原来的余数并左移。设部分余数为R,除数为B。恢复余数相当于R+B,左移相当于(R+B)*2。以上操作完成后进行下一轮的迭代,即从部分余数中减去B。我们有以下的等式:

    (R+B)2-B=R2+B

    所以不管相减结果是正是负,都把它写入reg_r,若为负,下次迭代不是从中减去除数而是加上除数。

    代码如下:

    `timescale 1ns / 1ps
    module DIVU(
        input [31:00] dividend,
        input [31:00] divisor,
        input start,
        input clock,
        input reset,
        output [31:00] q,
        output [31:00] r,
        output reg busy
        );
        wire ready;
        reg [5:0] count;
        reg [31:00] reg_q;
        reg [31:00] reg_r;
        reg [31:00] reg_b;
        reg busy2,r_sign;
        assign ready=~busy&busy2;
        wire [32:0] sub_add=r_sign?({reg_r,q[31]}+{1'b0,reg_b}):
                                    ({reg_r,q[31]}-{1'b0,reg_b});
        assign r=r_sign?reg_r+reg_b:reg_r;
        assign q=reg_q;
        
        always @(posedge clock or posedge reset)begin
        if(reset)begin
            count<=0;
            busy<=0;
            busy2<=0;
        end
        else begin
            busy2<=busy;
            if(start)begin
                reg_r<=32'b0;
                r_sign<=0;
                reg_q<=dividend;
                reg_b<=divisor;
                count<=0;
                busy<=1;
            end
            else if(busy)begin
                reg_r<=sub_add[31:0];
                r_sign<=sub_add[32];
                reg_q<={reg_q[30:0],~sub_add[32]};
                count<=count+1;
                if(count==31)busy<=0;
            end
        end
        end                            
    endmodule
    
    

    32位带符号除法器

    带符号数不恢复余数除法

    和不带符号不恢复余数思想一致。如果部分余数(第一次为被除数)和除数的符号相同,则减去除数,否者加上除数。这样做的结果导致求出的商为正数,最后还要根据符号对商进行调整。

    代码如下:

    `timescale 1ns / 1ps
    module DIV(
        input [31:0] dividend,
        input [31:0] divisor,
        input start,
        input clock,
        input reset,
        output [31:0] q,
        output [31:0] r,
        output reg busy
        );
        wire ready;
        reg [5:0] count;
        reg [31:00] reg_q;
        reg [31:00] reg_r;
        reg [31:00] reg_b;
        wire [31:00] reg_r2;
        reg busy2,r_sign,sign;
        assign ready=~busy&busy2;
        wire [32:0] sub_add=r_sign?({reg_r,reg_q[31]}+{1'b0,reg_b}):
                                    ({reg_r,reg_q[31]}-{1'b0,reg_b});
        assign reg_r2=r_sign?reg_r+reg_b:reg_r;
        assign r=dividend[31]?(~reg_r2+1):reg_r2;
        assign q=(divisor[31]^dividend[31])?(~reg_q+1):reg_q;
        
        always @(posedge clock or posedge reset)begin
        if(reset)begin
            count<=0;
            busy<=0;
            busy2<=0;
        end
        else begin
            busy2<=busy;
            if(start)begin
                reg_r<=32'b0;
                r_sign<=0;
                if(dividend[31]==1) begin
                    reg_q<=~dividend+1;
                end
                else reg_q<=dividend;
                if(divisor[31]==1)begin
                    reg_b<=~divisor+1;
                end
                else reg_b<=divisor;
                count<=0;
                busy<=1;
            end
            else if(busy)begin
                reg_r<=sub_add[31:0];
                r_sign<=sub_add[32];
                reg_q<={reg_q[30:0],~sub_add[32]};
                count<=count+1;
                if(count==31)busy<=0;
            end
        end
        end    
    endmodule
    
    
    展开全文
  • 无符号除法器的整体设计思路是,通过被除数移位后的结果与除数做减法运算实现的除法过程,具体设计思路是对于输入八位无符号被除数divisor1,先对八位divisor1进行转换为十六位的divisor1_tmp,高八位补零,第八位是...
  • 无符号整数除法器:16位除8位 备注:在写testbench时发现reg型变量是有符号的补码形式。使用{$random}%b产生无符号随机数,除数被除数依旧可能取值为负数;然后手动输入大于2^7=128的数作为除数,发现发生溢出,除数...

    无符号整数除法器:16位除8位

    备注:在写testbench时发现reg型变量是有符号的补码形式。使用{$random}%b产生无符号随机数,除数被除数依旧可能取值为负数;然后手动输入大于2^7=128的数作为除数,发现发生溢出,除数被当作负数,这才发现此时reg型变量应该是被当作了有符号数的补码形式。一般认为reg型变量为无符号型变量,有出入,特此记录。

    源代码

    //unsigned 16bit/8bit
    module unsignediv(divee,divor,result,odd);
    input [15:0] divee;
    input [7:0] divor;
    output [15:0]result;
    output [15:0]odd;
    
    reg [15:0] result,odd;
    reg [15:0] tempa;
    reg [7:0] tempb;
    reg [31:0] temp_a,temp_b;
    integer i;
    
    always @ (divee or divor)
    begin
     tempa=divee;
     tempb=divor;
     temp_a={16'h0000,tempa};
     temp_b={tempb,16'h0000};
     for(i=0;i<16;i=i+1)
      begin
       temp_a={temp_a[30:0],1'b0};
       if(temp_a[31:16]>=tempb)
         temp_a=temp_a-temp_b+1'b1;
       else temp_a=temp_a;
      end
     result=temp_a[15:0];
     odd=temp_a[31:16];
    end
    
    endmodule
    

    测试代码

    module unsigned_tb;
    reg [15:0] divee;
    reg [7:0] divor;
    wire [15:0] result,odd;
    
    initial
    begin
    	#10 divee = 12345;
    		divor = 106; 
    
    	#100 divee = 2383;
    		divor = 12;
    		
    	#100 divee = {$random}%100;
    		divor = {$random}%10;	
    		
    	#1000 $stop;
    end
    
    unsignediv U1(divee,divor,result,odd);
    endmodule
    
    仿真结果

    在这里插入图片描述

    仿真过程中发现的reg疑问

    (1)当使用随机数
    module unsigned_tb;
    reg [15:0] divee;
    reg [7:0] divor;
    wire [15:0] result,odd;
    
    initial
    begin
    	#10 divee = {$random}%10000;
    		divor = {$random}%256;  //{$random}%b表示产生一个0~b-1的随机整数
    		
    	#100 divee = {$random}%1000;
    		divor = {$random}%100;
    		
    	#100 divee = {$random}%100;
    		divor = {$random}%10;	
    		
    	#1000 $stop;
    end
    
    unsignediv U2(divee,divor,result,odd);
    endmodule
    
    仿真结果

    使用random产生随机数办法

    可以看到,-127这一组计算错误,原因是:即使利用{$random}%b产生正随机数,但当最高位为1时,即数值大小超过128时,按照有符号整数补码的读数规则,为相应负数。而源代码只适用于无符号整数即正整数的除法运算,因此计算错误是在所难免的。通过手动输入具体数值,验证确实是这个原因。

    (2)当手动输入
    module unsigned_tb;
    reg [15:0] divee;
    reg [7:0] divor;
    wire [15:0] result,odd;
    
    initial
    begin
    	#10 divee = 12345;
    		divor = 106;  //divor=8'b01101010
    		
            #100 divee = 12345;
    		divor = 106+128;  //divor=8'd234=8'b11101010
    
    	#100 divee = 2383;
    		divor = 12;
    		
    	#100 divee = {$random}%100;
    		divor = {$random}%10;	
    		
    	#1000 $stop;
    end
    
    unsignediv U3(divee,divor,result,odd);
    endmodule
    

    为了具有对比性,把除数的最高位分别设置为0和1,可以看到结果如下图所示:

    仿真结果

    234=8‘b11101010,如果当作是有符号补码形式,就是-22
    8’b11101010 = 8’d234 = -8’d22,计算发生错误。其他例子都是正确的。

    结论:

    verilog中reg型变量是无符号整数类型,发生此类错误原因暂时不明。不过得到的教训是以后在仿真过程中注意最好让数据最高位为0,避免发生溢出为负这样的错误

    Ps:如果有看到我这篇小记录且知道原因的小伙伴还请指教指教!!

    展开全文
  • Verilog – 任意整数除法器(二) 文章目录Verilog -- 任意整数除法器(二) 在 Verilog – 任意整数除法器(一)中已经给出了一种除法器的组合逻辑实现,但是实际使用中可能还是需要讲组合逻辑插拍才能得到更好的...

    Verilog – 无符号整数除法器(二)


    在 Verilog – 任意整数除法器(一)中已经给出了一种除法器的组合逻辑实现,但是实际使用中可能还是需要讲组合逻辑插拍才能得到更好的性能。下面给出一种基于状态机的时序逻辑除法器实现。

    这边先上一下算法流程图,跟之前的一样:

    32位整数a除以b
    a的高位扩展32位
    b的低位扩展32位
    a左移一位
    a>=b?
    a = a-b+1
    移位次数<32
    输出a

    下面是verilog代码:

    
    `timescale 1ns/1ps
    
    
    module div_fsm 
    #(
    parameter DATAWIDTH=8
    )
    (
      input                       clk      ,
      input                       rstn    ,
      input                       en   ,
      output  wire                ready    ,
      input  [DATAWIDTH-1:0]      dividend ,
      input  [DATAWIDTH-1:0]      divisor  ,
      output wire [DATAWIDTH-1:0] quotient ,
      output wire [DATAWIDTH-1:0] remainder,
      output wire                 vld_out
    );
    
    reg [DATAWIDTH*2-1:0] dividend_e ;
    reg [DATAWIDTH*2-1:0] divisor_e  ;
    reg [DATAWIDTH-1:0]   quotient_e ;
    reg [DATAWIDTH-1:0]   remainder_e;
    
    
    reg [1:0] current_state,next_state;
    
    reg [DATAWIDTH-1:0] count;
    
    parameter IDLE =2'b00   ,
              SUB  =2'b01   ,
    		  SHIFT=2'b10   ,
    		  DONE =2'b11   ;
    
    
    
    always@(posedge clk or negedge rstn)
      if(!rstn) current_state <= IDLE;
      else current_state <= next_state;
    
    always @(*) begin
      next_state <= 2'bx;
      case(current_state)
        IDLE: if(en)     next_state <=  SUB;
    	      else       next_state <=  IDLE;
        SUB:  next_state <= SHIFT;
        SHIFT:if(count<DATAWIDTH) next_state <= SUB;
              else next_state <= DONE;
        DONE: next_state      <= IDLE;
      endcase
    end
    
     
    always@(posedge clk or negedge rstn) begin
     if(!rstn)begin
       dividend_e  <= 0;
       divisor_e   <= 0;
       quotient_e  <= 0;
       remainder_e <= 0;
       count       <= 0;
     end 
     else begin 
      case(current_state)
      IDLE:begin
             dividend_e <= {{DATAWIDTH{1'b0}},dividend};
    	     divisor_e  <= {divisor,{DATAWIDTH{1'b0}}};
           end
      SUB:begin
            if(dividend_e>=divisor_e)begin
               quotient_e <= {quotient_e[DATAWIDTH-2:0],1'b1};
    		   dividend_e <= dividend_e-divisor_e;
             end
    	    else begin
    	       quotient_e <= {quotient_e[DATAWIDTH-2:0],1'b0};
    		   dividend_e <= dividend_e;
            end
          end
      SHIFT:begin
    	   if(count<DATAWIDTH)begin
    	     dividend_e <= dividend_e<<1;
    	     count      <= count+1;		 
           end
    	   else begin
    		 remainder_e <= dividend_e[DATAWIDTH*2-1:DATAWIDTH];
           end
         end
      DONE:begin
    		count       <= 0;
      end	 
      endcase
     end
    end
      
    assign quotient  = quotient_e;
    assign remainder = remainder_e;
    
    assign ready=(current_state==IDLE)? 1'b1:1'b0;
    assign vld_out=(current_state==DONE)? 1'b1:1'b0;
    	       
    endmodule
    
    

    testbench:

    `timescale 1ns/1ps
    
    module div_fsm_tb();
    
    parameter DATAWIDTH = 16;
    
    reg  clk;
    reg  rstn;       
    reg  en;    
    wire ready;     
    reg  [DATAWIDTH-1:0]    dividend; 
    reg  [DATAWIDTH-1:0]    divisor;
    wire [DATAWIDTH-1:0]    quotient;
    wire [DATAWIDTH-1:0]    remainder;
    wire                    vld_out;
    
    wire [DATAWIDTH-1:0]    quotient_ref; // true result
    wire [DATAWIDTH-1:0]    remainder_ref; 
    assign quotient_ref = dividend/divisor;
    assign remainder_ref = dividend%divisor;
    
    always #1 clk = ~clk;
    
    integer i;
    initial begin
      clk = 1;
      rstn = 1;
      en = 0;
      #2 rstn = 0; #2 rstn = 1;
      repeat(2) @(posedge clk);
    
      for(i=0;i<10;i=i+1) begin
        en <= 1;
        dividend <= $urandom()%1000;
        divisor  <= $urandom()%100;
        wait (ready == 1);
        wait (vld_out == 1);
      end
    
    
    end
    
    
    initial begin
        $fsdbDumpvars();
        $fsdbDumpMDA();
        $dumpvars();
        #1000 $finish;
     end
    
    div_fsm #(
        .DATAWIDTH                      ( DATAWIDTH  ))
    U_DIV_FSM_0(
        .clk                            ( clk        ),
        .rstn                           ( rstn       ),
        .en                             ( en         ),
        .ready                          ( ready      ),
        .dividend                       ( dividend   ),
        .divisor                        ( divisor    ),
        .quotient                       ( quotient   ),
        .remainder                      ( remainder  ),
        .vld_out                        ( vld_out    )
    );
    
    
    endmodule
    
    
    
    

    仿真波形

    对于16位的数据,计算周期为36。

    展开全文
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  • 除法器的Verilog实现

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空空如也

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