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  • 运算结果流水输出,缺点是需要大量的逻辑资源,也就是所谓的面积换速度,运算原理相同,无符号除法器减法实现方式,流水线实现的模块如下 1、运算模块 /******************************************


     在前一篇文章中提到了除法器模块的状态机实现,状态机实现可以使用最少的资源实现除法功能,随之带来的是每次只能运算一次结果,下一次除法运算需要等上一个运算结束后进行,而流水线模式则很好的避免了这个问题,可以连续输入需要运算的数据,运算结果流水输出,缺点是需要大量的逻辑资源,也就是所谓的面积换速度,运算原理相同,无符号除法器减法实现方式,流水线实现的模块如下

    1、运算模块

    /*******************************************************************
    * -------------------  Module Specification ------------------------
        *
        *  * Name     :divider_pipe
        *
        *  * Function :无符号除法,流水线实现,延迟(N+9)个单元后输出
        优点:适用于大量的除法运算,且速度快,面积换速度,
        缺点:占用大量内存。
        *
        *  * Input    :
        *
        *  * Output   :
        *
        *  * author   :彧芯
        *
        *  * Edit time:2021/04/25/17:01:56
        *
        *  *************************************************************/
    module divider_pipe#( 	
        parameter  	   DATA_W = 8
        )(
    input  wire             clk,
    input  wire             enable,
    input  wire[DATA_W-1:0] a,
    input  wire[DATA_W-1:0] b,
    output reg [DATA_W-1:0] yshang,
    output reg [DATA_W-1:0] yyushu,
    output wire             done
    );
    
    //Define local parameters(localparam)
    
    //Output signal reg definition
    
    //Intermediate signal definition
    reg[DATA_W-1:0] tempa = 0;
    reg[DATA_W-1:0] tempb = 0;
    reg[2*DATA_W-1:0] temp_a[2*DATA_W-1:0];
    reg[2*DATA_W-1:0] temp_b[2*DATA_W-1:0];
    reg[2*DATA_W+1:0] done_fifo = 0;
    //Combinatorial logic
    
    //Sequential logic
    
    always@(posedge clk) begin
        if(enable)begin
          tempa <= a;
          tempb <= b;
        end
    end
    
    generate
        genvar i;
        for(i=0;i<2*DATA_W-1;i=i+2)begin:u_div
            always@(posedge clk) begin
                if(i==0)begin
                    temp_a[i][2*DATA_W-1:0] <= {{(DATA_W-1){1'b0}},tempa,1'b0};
                    temp_b[i][2*DATA_W-1:0] <= {tempb,{DATA_W{1'b0}}};
                end
                else begin
                    temp_a[i][2*DATA_W-1:0] <= {temp_a[i-1][2*DATA_W-2:0],1'b0};
                    temp_b[i][2*DATA_W-1:0] <= temp_b[i-1][2*DATA_W-1:0];
                end
                
            end
    
            always@(posedge clk) begin
                temp_b[i+1][2*DATA_W-1:0] <= temp_b[i][2*DATA_W-1:0];
                if(temp_a[i][2*DATA_W-1:DATA_W] >= temp_b[i][2*DATA_W-1:DATA_W]) temp_a[i+1][2*DATA_W-1:0] <= temp_a[i][2*DATA_W-1:0] - temp_b[i][2*DATA_W-1:0] + 1'b1;
                else temp_a[i+1][2*DATA_W-1:0] <= temp_a[i][2*DATA_W-1:0];
            end
        end
    endgenerate
    
    always@(posedge clk) begin
        yshang <= temp_a[2*DATA_W-1][DATA_W-1:0];
        yyushu <= temp_a[2*DATA_W-1][2*DATA_W-1:DATA_W];
    end
    
    always@(posedge clk) begin
        done_fifo <= {done_fifo[2*DATA_W:0],enable};
    end
    
    assign done = done_fifo[2*DATA_W+1];
    
    endmodule
    
    

    2、测试模块

    `timescale 1 ns/1 ns
    module tb_pipe();
    
    //parameters
    parameter CYCLE    = 20; //!Clock cycle, 20ns, where the clock cycle can be modified
    parameter RST_TIME = 3 ; //Reset time, at this point represents the reset time of 3 clock cycles
    localparam N = 10;
    
    //Clock and reset signals
    reg clk  ;
    reg rst_n;
    
    //The input signal of the instantiate module
    reg enable; 
    reg [N-1:0] a;
    reg [N-1:0] b;
    
    //The output signal of the instantiate module
    wire [N-1:0] yshang;
    wire [N-1:0] yyushu; 
    wire done;
    
    //Instantiate the modules to be tested
    divider_pipe #(
        .DATA_W ( N )
    )u_divider_pipe(
        .clk    ( clk    ),
        .enable ( enable ),
        .a      ( a      ),
        .b      ( b      ),
        .yshang ( yshang ),
        .yyushu ( yyushu ),
        .done   ( done   )
    );
    
    //Generate the local clock, at 50MHz here
    initial begin
        clk = 0;
        forever
        #(CYCLE/2)
        clk=~clk;
    end
    
    //Generate the reset signal
    initial begin
        rst_n = 1;
        #2;
        rst_n = 0;
        #(CYCLE*RST_TIME);
        rst_n = 1;
    end
    
    //Assign a value to the input signal din0
    integer i;
    initial begin
        #1;
        //initialise
        #(10.5*CYCLE);
        #(CYCLE*RST_TIME);
        //Start the assignment
    
        for(i=0;i<10;i=i+1)begin
          a = {$random()}%(1<<N);
          b = {$random()}%(1<<N);
          enable =1;
          #(CYCLE);
        end
        #(100*CYCLE);
        $stop();
    end
    
    endmodule
    

    3、仿真结果

    在这里插入图片描述

    4、总结

     可以发现,运算结果正确,除数和被除数流水输入,结果流水输出。

    展开全文
  • 目录1、除法原理2、除法代码3、测试代码及结果4、总结  在FPGA的开发过程当中,常见的加,减,乘都可以直接用对应的... 对于位宽为N位的无符号除法,被除数a除以除数b,他们的商和余数一定不会超过N位。除法计算的步


     在FPGA的开发过程当中,常见的加,减,乘都可以直接用对应的符号表示,用时序逻辑实现,而除法的运算不能直接使用" /" 符号,基于当除数为2的幂次方时,可以用简单的移位符号 " >>"实现,当除数任意时,就需要使用额外的IP模块,固定的算法实现了,除法算法分为两类,分别是基于减法操作和基于乘法操作的算法。此处使用基于减法操作实现除法。

    1、除法原理

     对于位宽为N位的无符号除法,被除数a除以除数b,他们的商和余数一定不会超过N位。除法计算的步骤如下:

    1. 当信号使能信号为高,将a转换成高N位为0,低N位为a的temp_a;把b转换成高N位为b,低N位为0的temp_b。初始化迭代次数i=0,进入步骤2。
    2. 当迭代次数i<N时,将temp_a左移一位,末尾补0;否则,结束迭代运算。
    3. 将左移后的temp_a与b比较,是否大于b,是则temp_a减去temp_b将且加上1,否则继续往下执行,回到步骤2,继续迭代。
    4. 将输出使能 信号置1,商为temp_a的高N位,余数为temp_a的低N位。

     将上述的四个步骤分别用状态机实现。

    2、除法代码

    /*******************************************************************
    * -------------------  Module Specification ------------------------
        *
        *  * Name     :divider
        *
        *  * Function :无符号除法,状态机实现
        优点:可以更给数据位宽来实现不同位宽的除法运算,代码复用性高
        缺点,运算速度较慢,
        *
        *  * Input    :
        *
        *  * Output   :
        *
        *  * author   :彧芯
        *
        *  * Edit time:2021/04/25/17:01:56
        *
        *  *************************************************************/
    
    module divider #( 
    parameter N=8
    )(
    input clk,
    input rst, 
    input enable,
    input [N-1:0] a,
    input [N-1:0] b, 
    output reg [N-1:0] yshang,
    output reg [N-1:0] yyushu, 
    output reg done
    );
    parameter S=(N<<1); 
    reg[N-1:0] tempa;
    reg[N-1:0] tempb;
    reg[S-1:0] temp_a;
    reg[S-1:0] temp_b;
    reg [5:0] status;
    parameter s_idle = 6'b000000;
    parameter s_init = 6'b000001;
    parameter s_calc1 = 6'b000010;
    parameter s_calc2 = 6'b000100;
    parameter s_done = 6'b001000;
     
    reg [N-1:0] i;
     
    always @(posedge clk)
    begin
        if(rst)
            begin
                i <= 0;
                tempa <= 0;
                tempb <= 1;
                yshang <= 0;
                yyushu <= 1;
                done <= 1'b0;
                temp_a <= 0;
                temp_b <= 0;
                status <= s_idle;
            end
        else
            begin
                case (status)
                s_idle:
                    begin
                        if(enable)
                            begin
                                tempa <= a;
                                tempb <= b;
                                status <= s_init;
                            end
                        else
                            begin
                                i <= 0;
                                tempa <= 0;
                                tempb <= 1;
                                yshang <= 0;
                                yyushu <= 1;
                                done <= 1'b0;
                                status <= s_idle;
                            end
                    end
                    
                s_init:
                    begin
                        temp_a <= {{N{1'b0}},tempa}; //此处0的个数和数据位宽一样
                        temp_b <= {tempb,{N{1'b0}}};
                        status <= s_calc1;
                    end
                    
                s_calc1:
                    begin
                        if(i < N)
                            begin
                                temp_a <= {temp_a[S-2:0],1'b0};
                                status <= s_calc2;
                            end
                        else
                            begin
                                status <= s_done;
                            end
                        
                    end
                    
                s_calc2:
                    begin
                        if(temp_a[S-1:N] >= temp_b[S-1:N])
                            begin
                                temp_a <= temp_a - temp_b + 1'b1;
                            end
                        else
                            begin
                                temp_a <= temp_a;
                            end
                        i <= i + 1'b1;    
                        status <= s_calc1;
                    end
                
                s_done:
                    begin
                        yshang <= temp_a[N-1:0];
                        yyushu <= temp_a[S-1:N];
                        done <= 1'b1;
                        
                        status <= s_idle;
                    end
                
                default:
                    begin
                        status <= s_idle;
                    end
                endcase
            end
       
    end
     
     
    endmodule
    
    

    3、测试代码及结果

    `timescale 1 ns/1 ns
    module tb();
    
    //parameters
    parameter CYCLE    = 20; //!Clock cycle, 20ns, where the clock cycle can be modified
    parameter RST_TIME = 3 ; //Reset time, at this point represents the reset time of 3 clock cycles
    localparam N = 8;
    //Clock and reset signals
    reg clk  ;
    reg rst_n;
    
    //The input signal of the instantiate module
    reg enable; 
    reg [N-1:0] a;
    reg [N-1:0] b;
    
    //The output signal of the instantiate module
    wire [N-1:0] yshang;
    wire [N-1:0] yyushu; 
    wire done;
    
    //Instantiate the modules to be tested
    divider#(
        .N( N )
    )u_divider(
        .clk    ( clk    ),
        .rst    ( rst    ),
        .enable ( enable ),
        .a      ( a      ),
        .b      ( b      ),
        .yshang ( yshang ),
        .yyushu ( yyushu ),
        .done   ( done   )
    );
    
    //Generate the local clock, at 50MHz here
    initial begin
        clk = 0;
        forever
        #(CYCLE/2)
        clk=~clk;
    end
    
    //Generate the reset signal
    initial begin
        rst_n = 1;
        #2;
        rst_n = 0;
        #(CYCLE*RST_TIME);
        rst_n = 1;
    end
    
    //Assign a value to the input signal din0
    integer i,j;
    integer wrong_timer=0;
    integer txt_file;
    initial begin
        #1;
        //initialise
        enable =0;
        a = 0;
        b = 0;
        #(10.5*CYCLE);
        #(CYCLE*RST_TIME);
        //Start the assignment
        enable =1;
        a = 201;
        b = 20;
        #(CYCLE);
        enable =0;
        #(30*CYCLE);
    
        enable =1;
        a = 101;
        b = 13;
        #(CYCLE);
        enable =0;
        #(30*CYCLE);
    
        enable =1;
        a = 34;
        b = 3;
        #(CYCLE);
        enable =0;
        #(30*CYCLE);
    
        enable =1;
        a = 34;
        b = 100;
        #(CYCLE);
        enable =0;
        #(30*CYCLE);
    
        $stop();
    end
    
    
    endmodule
    

    仿真结果如下:
    在这里插入图片描述

    4、总结

     除法器模块是FPGA应用中应用最广泛之一,该本模块采用状态机实现了位宽可定义的除法器模块,通用性较好。缺点是采用状态机实现,速度较慢,算是面积换速度的一个例子,想要实现快速的除法器,可用流水线的方式实现,后续更新。
     另外,就有无符号而言,实现的是无符号除法,有符号除法在获取到除数和被除数后,转化成无符号实现即可。

    展开全文
  • 计算机组成原理课设 不恢复余数的无符号阵列除法器沈阳航空航天大学课 程 设 计 报 告课程设计名称:计算机组成原理课程设计课程设计题目:不恢复余数的无符号数阵列除法器的设计院(系):计算机学院专 业:网络工程...

    计算机组成原理课设 不恢复余数的无符号阵列除法器

    沈阳航空航天大学

    课 程 设 计 报 告

    课程设计名称:计算机组成原理课程设计

    课程设计题目:不恢复余数的无符号数阵列除法器的设计

    院(系):计算机学院

    专 业:网络工程

    班 级:

    学 号:

    姓 名:吴子娇

    指导教师:

    完成日期:2011年1月14日

    目 录

    第1章 总体设计方案1

    1.1 设计原理1

    1.2设计思路2

    1.3 设计环境3

    第2章 详细设计方案5

    2.1 顶层方案图的设计与实现5

    2.1.1创建顶层图形设计文件5

    2.1.2器件的选择与引脚锁定6

    2.1.3编译、综合、适配7

    2.2 功能模块的设计与实现7

    2.3 仿真调试9

    第3章 编程下载与硬件测试13

    3.1 编程下载13

    3.2 硬件测试及结果分析13

    参考文献15

    附录(电路原理图)16

    第1章 总体设计方案

    1.1 设计原理

    和阵列乘法器非常相似采用大规模集成电路制造与早期的串行除法器相比阵列除法器不仅所需的控制线路少而且能提供令人满意的高速运算速度。如不恢复余数阵列除法器补码阵列除法器等等不恢复余数逻辑结构图逻辑结构图它有四个输出端和四个输入端。

    Si=Ai⊕Bi⊕Ci

    Ci+1=AiBi+BiCi+AiCi

    其中不恢复余数不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中每一行所执行的操作究竟是加法还是减法取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时部分余数相对于被除数来说要改变符号。这时应该产生一个商位0”,除数首先沿对角线右移然后加到下一行的部分余数上。当部分余数不改变它的符号时即产生商位1”,下一行的操作应该是减法。由顶部一行和最右边的对角线上的垂直输入线来提供的沿对角线方向进入这个阵列当输入线=0时作加法运算;当=1时作减法运算。是用一个可控加法/减法()单元所组成的流水阵列来实现的。推广到一般情况一个位除n位的加减交替除法阵列由个单元组成其中两个操作数(被除数与除数)都是正的 = 0.X1X2X3X4X5X6X7X8,除数为Y=0.Y1Y2Y3Y4,商为C=0.C1C2C3C4,它的余数为S=0. 000S4S5S6S7S8, 阵列为8*4阵列。

    单元之间的互联是用m=8,n=4的阵列来表示的。被除数X是一个4位的小数:X=0. X1X2X3X4X5X6X7X8。它是由顶部一行和最右边的对角线上的垂直输入线来提供的。除数Y是一个4位的小数:Y=0. Y1Y2Y3 Y4。它沿对角线方向进入这个阵列。因为,在除法中所需要的部分余数的左移,可以用下列等效的操作来代替:即让余数保持固定,而将除数沿对角线右移。商C是一个4位的小数:C = 0. C1C2C3C4。它在阵列的左边产生。余数?R是一个8位的小数:S = 0.000S4S5S6S7S8。它在阵列的最下一行产生。

    最上面一行所执行的初始操作经常是减法。因此最上面一行的控制线P置成“1”。减法是用2的补码运算来实现的,这时右端各CAS单元上的反馈线用作初始的进位输入。每一行最左边的单元的进位输出决定着商的数值。将当前的商反馈到下一行,我们就能确定下一行的操作。由于进位输出信号指示出当前的部分余数的符号,因此,它将决定下一行的操作将进行加法还是减法。不恢复余数阵列除法器来说在进行运算时沿着每一行都有进位(或借位)传播,同时所有行在它们的进位链上都是串行连接。

    .3 设计环境

    硬件环境:伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。

    EDA环境:Xilinx foundation f3.1设计软件。如图1.2,1.3所示:

    图 1.2 Xilinx foundation f3.1设计平台

    图 1.3 COP2000计算机组成原理集成调试软件

    第2章 详细设计方案

    2.1 顶层方案图的设计与实现

    顶层方案图实现阵列除法器的逻辑功能,采用原理图设计输入方式完成,电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后,把输入/输出信号安排到XCV200指定的引脚上去,实现芯片的引脚锁定。

    2.1.1创建顶层图形设计文件

    顶层设计采用了原理图设计输入方式,图形文件主要由可控加法/减法(CAS)单元构成, 由32个CAS模块组装而成的一个完整的设计实体。可利用Xilinx foundation f3.1 ECS模块实现顶层图形文件的设计,顶层图形文件结构如图2.1所示。

    图2.1 不恢复余数的无符号数阵列除法器的顶层设计图形文件结构

    图2.1所示的阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinx foundation f3.1封装后构成,其中X1X2X3X4X5X6 X7X8为被除数,Y1Y2Y3 Y4为除数,P为加减控制端(1为

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    无符号整数除法器:16位除8位

    备注:在写testbench时发现reg型变量是有符号的补码形式。使用{$random}%b产生无符号随机数,除数被除数依旧可能取值为负数;然后手动输入大于2^7=128的数作为除数,发现发生溢出,除数被当作负数,这才发现此时reg型变量应该是被当作了有符号数的补码形式。一般认为reg型变量为无符号型变量,有出入,特此记录。

    源代码

    //unsigned 16bit/8bit
    module unsignediv(divee,divor,result,odd);
    input [15:0] divee;
    input [7:0] divor;
    output [15:0]result;
    output [15:0]odd;
    
    reg [15:0] result,odd;
    reg [15:0] tempa;
    reg [7:0] tempb;
    reg [31:0] temp_a,temp_b;
    integer i;
    
    always @ (divee or divor)
    begin
     tempa=divee;
     tempb=divor;
     temp_a={16'h0000,tempa};
     temp_b={tempb,16'h0000};
     for(i=0;i<16;i=i+1)
      begin
       temp_a={temp_a[30:0],1'b0};
       if(temp_a[31:16]>=tempb)
         temp_a=temp_a-temp_b+1'b1;
       else temp_a=temp_a;
      end
     result=temp_a[15:0];
     odd=temp_a[31:16];
    end
    
    endmodule
    

    测试代码

    module unsigned_tb;
    reg [15:0] divee;
    reg [7:0] divor;
    wire [15:0] result,odd;
    
    initial
    begin
    	#10 divee = 12345;
    		divor = 106; 
    
    	#100 divee = 2383;
    		divor = 12;
    		
    	#100 divee = {$random}%100;
    		divor = {$random}%10;	
    		
    	#1000 $stop;
    end
    
    unsignediv U1(divee,divor,result,odd);
    endmodule
    
    仿真结果

    在这里插入图片描述

    仿真过程中发现的reg疑问

    (1)当使用随机数
    module unsigned_tb;
    reg [15:0] divee;
    reg [7:0] divor;
    wire [15:0] result,odd;
    
    initial
    begin
    	#10 divee = {$random}%10000;
    		divor = {$random}%256;  //{$random}%b表示产生一个0~b-1的随机整数
    		
    	#100 divee = {$random}%1000;
    		divor = {$random}%100;
    		
    	#100 divee = {$random}%100;
    		divor = {$random}%10;	
    		
    	#1000 $stop;
    end
    
    unsignediv U2(divee,divor,result,odd);
    endmodule
    
    仿真结果

    使用random产生随机数办法

    可以看到,-127这一组计算错误,原因是:即使利用{$random}%b产生正随机数,但当最高位为1时,即数值大小超过128时,按照有符号整数补码的读数规则,为相应负数。而源代码只适用于无符号整数即正整数的除法运算,因此计算错误是在所难免的。通过手动输入具体数值,验证确实是这个原因。

    (2)当手动输入
    module unsigned_tb;
    reg [15:0] divee;
    reg [7:0] divor;
    wire [15:0] result,odd;
    
    initial
    begin
    	#10 divee = 12345;
    		divor = 106;  //divor=8'b01101010
    		
            #100 divee = 12345;
    		divor = 106+128;  //divor=8'd234=8'b11101010
    
    	#100 divee = 2383;
    		divor = 12;
    		
    	#100 divee = {$random}%100;
    		divor = {$random}%10;	
    		
    	#1000 $stop;
    end
    
    unsignediv U3(divee,divor,result,odd);
    endmodule
    

    为了具有对比性,把除数的最高位分别设置为0和1,可以看到结果如下图所示:

    仿真结果

    234=8‘b11101010,如果当作是有符号补码形式,就是-22
    8’b11101010 = 8’d234 = -8’d22,计算发生错误。其他例子都是正确的。

    结论:

    verilog中reg型变量是无符号整数类型,发生此类错误原因暂时不明。不过得到的教训是以后在仿真过程中注意最好让数据最高位为0,避免发生溢出为负这样的错误

    Ps:如果有看到我这篇小记录且知道原因的小伙伴还请指教指教!!

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