精华内容
下载资源
问答
  • UCF文件中时序约束语法,很通俗易懂,手把手教
  • 高速FPGA时序约束分析:时序约束语法规则(1) 高速FPGA调试时都会面临时序违约的问题,而稳定的时序能够使得系统再高低温以及异常环境下稳定可靠运行,因此时序约束不仅仅是为了满足系统高速运行的要求,也为了满足...

    高速FPGA时序约束分析:时序约束语法规则(1)

    高速FPGA调试时都会面临时序违约的问题,而稳定的时序能够使得系统再高低温以及异常环境下稳定可靠运行,因此时序约束不仅仅是为了满足系统高速运行的要求,也为了满足系统可靠运行。时序约束有下面常用的约束语法有一下几种。

    (1)FROM-THRU-TO约束。

    (2)PERIOD约束。

    (3)TIMESPEC约束。

    (4)TNM约束。

    (5)TNM_NET约束。

    (6)TPSYNC约束。

    (7)TPTHRU约束。

    (8)TSidentifier约束。

    (9)OFFSET IN约束。

    (10)OFFSET OUT约束。

    (1)FROM-THRU-TO约束
    这个约束一般与周期(period)约束配合使用。对于同步元件路径,FROM-THRU-TO约束用于控制路径的建立和保持时间。该约束起始于一个源时序分组,经过中间的特定中间点,终止于一个目标时序分组。源时序分组和目标时序分组既可以用户自己定义也可以预定义。在使用THRU特性时,必须先使用TPTHRU语句定义中间路径。

    例如:TIMESPEC“ TS_MY_PathB ”= FROM “my_scr_grp” THRU “my_dst_pt” TO “my_dst_grp” 13.5 ns DATAPATHONLY ;

    表示约束名为TS_MY_PathB的约束是从源时序分组“my_scr_grp”到“my_dst_grp”时序分组路径延时约束为13.5ns.

    TIMESPEC “TS_tx_fifo_rd_to_wr_0” = FROM “tx_fifo_rd_to_wr_0” TO
    “u_rgmii_inf/u_rgmii_locallink/*eth_ip_tx_clk0” 8 ns DATAPATHONLY;

    表示约束名为TS_tx_fifo_rd_to_wr_0的约束是从源时序分组tx_fifo_rd_to_wr_0到u_rgmii_inf/u_rgmii_locallink/*eth_ip_tx_clk0时序分组路径延时约束为8ns.

    TIMESPEC “TS_MC_RD_DATA_SEL” = FROM “TNM_RD_DATA_SEL” TO FFS "8ns;

    表示约束名为TS_MC_RD_DATA_SEL的约束是从源时序分组TNM_RD_DATA_SEL到该路径上的所有的CLB和IOB沿触发的触发器、LUT移位寄存器、DDR寄存器时序分组路径延时约束为8ns.

    TS_MC_RD_DATA_SEL =MAXDELAY FROM TIMEGRP “TNM_RD_DATA_SEL” TO TIMEGRP “FFS”
    TS_SYS_CLK * 4;

    表示约束名为TS_MC_RD_DATA_SEL的约束是从源时序分组TNM_RD_DATA_SEL到该路径上的所有的CLB和IOB沿触发的触发器、LUT移位寄存器、DDR寄存器时序分组路径最大延时约束为TS_SYS_CLK* 4(5*4=20ns).这个可以在静态时序分析中可以查看系统编译后约束的时序报告。可以查看到约束名为TS_MC_RD_DATA_SEL的约束报告如下:

    Timing constraint:
    TS_MC_RD_DATA_SEL = MAXDELAY FROM TIMEGRP “TNM_RD_DATA_SEL” TO
    TIMEGRP “FFS” TS_SYS_CLK * 4;

    For more information, see From:To (Multicycle) Analysis in the Timing Closure User Guide (UG612).

    208 paths analyzed, 208 endpoints analyzed, 0 failing endpoints

    0 timing errors detected. (0 setup errors, 0 hold errors)

    Maximum delay is 5.229ns.


    Paths for end point u_hight_pass/u_ddr2_core/u_ddr2_top_0/u_mem_if_top/u_usr_top/u_usr_rd/rd_data_out_rise_7
    (SLICE_X33Y75.B6), 1 path


    Slack (setup paths): 14.771ns (requirement - (data path - clock path skew + uncertainty))

    Source: u_hight_pass/u_ddr2_core/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/u_phy_calib/gen_rd_data_sel[0].u_ff_rd_data_sel
    (FF)

    Destination: u_hight_pass/u_ddr2_core/u_ddr2_top_0/u_mem_if_top/u_usr_top/u_usr_rd/rd_data_out_rise_7
    (FF)

    Requirement: 20.000ns

    Data Path Delay: 4.542ns (Levels of Logic = 2)

    Clock Path Skew: -0.488ns (2.811 - 3.299)

    Source Clock: u_hight_pass/u_ddr2_core/clkdiv0
    rising at 0.000ns

    Destination Clock: u_hight_pass/ddr_clk_in rising at 5.000ns

    Clock Uncertainty: 0.199ns

    Clock Uncertainty: 0.199ns ((TSJ^2 + DJ2)1/2) / 2 + PE

     Total System Jitter (TSJ):  0.070ns 
    
     Discrete Jitter (DJ):       0.140ns 
    
     Phase Error (PE):           0.120ns
    

    从上面的报告中可以看出这个时序约束路径延时最大要求是在20ns以内,在实际的布局布线后路径延时是4.524ns,时钟偏斜是-0.488ns,时钟不确定性是0.199ns,根据公式(requirement - (data path - clock path skew + uncertainty)可以得到路径时序裕量是14.771ns.在静态时序后面会把数据最大路径和最小路径都进行分析。在不满足时序约束时可以通过优化最大或者最小路径来满足时序要求。

    因此FROM-THRU-TO约束规则是比较常用的约束规则,特别是针对某一特定路径的调节。下列组合是合法的FROM-THRU-TO约束:

    FROM -TO

    FROM-THRU-THRU -THRU -TO

    FROM-THRU

    THRU -TO

    其实这里的THRU中间模块数量是没有限制的,源点、中间点和目标点可以是一个网络、一个实体模块、一个硬件原语、一个宏、一个端口或者时序分组。

    然而针对特定的模块或者单元,官方给出了固定的字符代表那些模块和单元。FROM-TO支持下面的预定义组:

    (1)CPUS:PPC405处理器。

    (2)DSPS:DPS45。

    (3)FFS:所有的CLB和IOB沿触发的触发器、LUT移位寄存器、DDR寄存器。

    (4)HSIOS:GT和GT10。

    (5)LATCHES:所有CLB和IOB电平敏感的触发器。

    (6)MULTIS:所有的同步/异步乘法器。

    (7)PADS:所有I/O引脚。

    (8)RAMS:所有CLB LUT RAM。

    (9)BRAMS_PORTA,BRAMS_PORTB:所有双端口BRAM的端口A或B。

    (2)PERIOD约束
    周期约束是最基本的时序约束和综合约束。一个时钟周期约束检查与目标元件时序分组相关的时钟域内所有同步元件之间的时延。时序分组可能包括跨时钟域路径。

    例如:TIMESPEC
    “TS_SYS_clk_100m_i” = PERIOD “SYS_clk_100m_i” 10 ns HIGH 50%;

    表示表示约束名为TS_SYS_clk_100m_i的约束是"SYS_clk_100m_i"信号定义时钟周期为10ns,高电平为50%。

    TS_u_clk_rst_gen_u_clk_pll1_CLKOUT2_BUF= PERIOD TIMEGRP “u_clk_rst_gen_u_clk_pll1_CLKOUT2_BUF”
    TS_SYS_clk_100m_i PHASE 5 ns HIGH 50%;
    表示约束名为TS_u_clk_rst_gen_u_clk_pll1_CLKOUT2_BUF的约束是" u_clk_rst_gen_u_clk_pll1_CLKOUT2_BUF "信号定义时钟周期为5ns,高电平为50%。

    在系统布局布线结束后的静态时序分析中可以看到该约束共有16个路径进行分析,8个端点路径进行分析。这个约束路径的起始点是u_clk_rst_gen/clk_rst_n(FF),终点是adc_io[4].ODDR_i1_2(FF)。关键的是建立实际裕量的1.211ns.因此可以满足约束的要求。具体的信息可以看下面的详细分析。

    Timing constraint:TS_u_clk_rst_gen_u_clk_pll1_CLKOUT2_BUF = PERIOD TIMEGRP
    “u_clk_rst_gen_u_clk_pll1_CLKOUT2_BUF” TS_SYS_clk_100m_i PHASE 5 ns HIGH 50%;

    For more information, see Period Analysis in the Timing Closure User Guide (UG612).

    16 paths analyzed, 8 endpoints analyzed, 0
    failing endpoints

    0 timing errors detected. (0 setup errors, 0
    hold errors, 0 component switching limit errors)

    Minimum period is 7.578ns.


    Paths for end point adc_io[4].ODDR_i1_2
    (OLOGIC_X1Y182.SR), 2 paths


    Slack (setup path): 1.211ns
    (requirement - (data path - clock path skew + uncertainty))

    Source: u_clk_rst_gen/clk_rst_n(FF)

    Destination: adc_io[4].ODDR_i1_2(FF)

    Requirement: 5.000ns

    Data Path Delay: 3.355ns (Levels of Logic = 1)

    Clock Path Skew: -0.229ns (2.970 - 3.199)

    Source Clock: pll_25m_i rising at 0.000ns

    Destination Clock: pll_25m_i_180 rising at 5.000ns

    Clock Uncertainty: 0.205ns

    Clock Uncertainty: 0.205ns ((TSJ^2 + DJ2)1/2) / 2 + PE

     Total System Jitter (TSJ):  0.070ns 
    
     Discrete Jitter (DJ):       0.154ns 
    
     Phase Error (PE):           0.120ns
    

    从上面可以看出满足了建立时间的要求,由于数据传输延时较长,这样肯定满足保持时间的要求,但若传输延时变大的话就会可能不满足建立时间的要求。因此这个路径如果要进一步优化的话需要减小传输延时。减小传输延时的方法是切流水,也就是把组合逻辑优化为时序逻辑。

    (3)TIMESPEC约束
    TIMESPEC(timingsepecification)使用TS占位符定义时序属性,成为TS属性。时序属性可以供其他时序定义语句调用。每个TS属性都以TS开头,后面可以使用字母、数字和下划线。

    这个约束就像是一个宏定义似的,是对约束在特定路径的端点定义TS属性的语句。

    TIMESPEC"TS_rgmii_client_clk_tx0" =PERIOD “rgmii_client_clk_tx0” 8 ns HIGH 50 %;

    这个语句的表示为TS属性的约束名为TS_rgmii_client_clk_tx0的约束,约束信号起始点为rgmii_client_clk_tx0的信号时钟周期为8ns,其中高电平为50%。

    在source_group和dest_group必须是一下几种时序分组之一:

    (1)预定义时序分组;

    (2)以及使用TNM定义好时序分组;

    (3)以及使用TIMEGRP定义好的时序分组;

    (4)TPSYNC时序分组;

    示例如下:

    NET"u_rgmii_inf/*RX_CLIENT_CLK_0" TNM_NET = “clk_client_rx0”;TIMEGRP “*rgmii_client_clk_rx0” = “clk_client_rx0”;

    TIMESPEC"TS_rgmii_client_clk_rx0" =PERIOD “rgmii_client_clk_rx0” 7.5 ns HIGH 50 %;

    这个是对信号"u_rgmii_inf/*RX_CLIENT_CLK_0"进行周期约束,这个是先对信号进行分组,分组属性为clk_client_rx0,然后再对这个这个信号组进行周期约束。

    NET"u_rgmii_inf/u_rgmii_locallink/v5_emac_block_inst/*rgmii_txd_0<?>"TNM = “rgmii_tx_0”;

    NET"u_rgmii_inf/u_rgmii_locallink/v5_emac_block_inst/*rgmii_tx_ctl_0"TNM = “rgmii_tx_0”;

    NET"u_rgmii_inf/u_rgmii_locallink/v5_emac_block_inst/*rgmii_txc_0" TNM = “rgmii_tx_0”;

    TIMEGRP"rgmii_tx_0" OFFSET = OUT AFTER “u_rgmii_inf/*rgmii_txc” REFERENCE_PIN
    "u_rgmii_inf/u_rgmii_locallink/v5_emac_block_inst/*rgmii_txc_0"RISING;

    TIMEGRP"rgmii_tx_0" OFFSET = OUT AFTER “u_rgmii_inf/*rgmii_txc” REFERENCE_PIN
    "u_rgmii_inf/u_rgmii_locallink/v5_emac_block_inst/*rgmii_txc_0"FALLING;

    上面是Xilinx官方提供的网络MAC IP的发送数据IO约束。

    (4)TNM约束
    TNM(timingname)为设计元件指定时序属性,是基本的分组约束。所有具有该属性名的元件均划分为同一个时序分组,以便于对他们使用同一种时序约束。TNM可以基于预定义时序分组(如FF、RAM、LATCH、PAD等)简化时序约束。

    TNM约束语法为NET"net_name" TNM = “property_value”;当应用于引脚网络时不能穿过IBUF,但IBUF的输出端可以传播到IBUF输出端的所有同步原件。这个语句实质上就是定义一个信号的传输线的定义,不能穿越FF、RAMS、PADS、CPUS、HSIOS、MULT、LATCHES原件。

    NET"u_rgmii_inf/u_rgmii_locallink/v5_emac_block_inst/*rgmii_rxd_0<?>" TNM = “rgmii_rx_0”;

    NET"u_rgmii_inf/u_rgmii_locallink/v5_emac_block_inst/*rgmii_rx_ctl_0" TNM = “rgmii_rx_0”;

    TIMEGRP"rgmii_rx_0" OFFSET = IN 1 ns VALID 2 ns BEFORE"u_rgmii_inf/*rgmii_rxc_0" RISING;

    TIMEGRP"rgmii_rx_0" OFFSET = IN 1 ns VALID 2 ns BEFORE"u_rgmii_inf/*rgmii_rxc_0" FALLING;

    展开全文
  • http://xilinx.eetop.cn/viewnews-358 转载于:https://www.cnblogs.com/ykyimin/p/4482258.html

    http://xilinx.eetop.cn/viewnews-358

    转载于:https://www.cnblogs.com/ykyimin/p/4482258.html

    展开全文
  • FPGA时序约束

    千次阅读 2018-03-26 14:49:05
    1、约束的目的 介绍FPGA约束原理,理解约束的目的为设计服务,是为了...主要涉及到xilinx vivado xdc约束语法,给出对应的ISE ucf 语法。另外quatus的语法和xdc几乎兼容,原理都一样。 时序约束中最基本的是时钟...

    1、约束的目的

    介绍FPGA约束原理,理解约束的目的为设计服务,是为了保证设计满足时序要求,指导FPGA工具进行综合和实现,约束是Vivado等工具努力实现的目标。所以首先要设计合理,才可能满足约束,约束反过来检查设计能否满足时序。主要涉及到xilinx vivado xdc约束语法,给出对应的ISE ucf 语法。另外quatus的语法和xdc几乎兼容,原理都一样。
    时序约束中最基本的是时钟,时钟有抖动(jitter),偏移(skew),占空比失真(duty cycle distortion)三种特性。
    1、抖动,分为周期抖动(cycle jitter),周期差抖动(cycle to cycle jitter)和长期抖动(long term jitter)。
    2、偏移和时钟线的长度,时序单元的负载电容和个数有关。FPGA的全局时钟采用全铜工艺和树状结构,偏移非常小,可以忽略。
    3、占空比失真就是高低电平不对称,会吞噬时序裕量。

    2、基本的时钟约束

    最简单的情况,设计只有一个时钟。这时候需要对这个时钟的周期进行约束,(当然也可以对占空比进行约束,默认为50%)。如果不对时钟进行约束,我们就不知道自己的设计是否时序收敛。简单的说,比如系统时钟是200M的,那么周期就是5ns,也就是说信号从一个寄存器出来,经过了一系列的组合逻辑,要在下一个时钟的上升沿到来之前被目的寄存器采样到。当然考虑到,实际情况还复杂很多。

    假如设计里有很多时钟,那么哪些时钟是必须要约束的呢?
    首先是从端口进入FPGA的时钟。其他衍生时钟(如通过PLL或者MMCM生成的)跟它是同源时钟,工具会自动推导。然后是GT的rx_clk和tx_clk必须要约束。最后是用户自己分频产生的行波时钟(用于简单的低频应用),必须约束。

    create_clock -name clk_200m -period 5 [get_ports I_clk200]

    3、跨时钟域cdc约束

    set_clock_groups –asynchronous -group [get_clocks -include_generated_clocks clk_1] \
    -group [get_clocks -include_generated_clocks clk_2]

    4、input delay

    input delay和output delay都是分析的外部延时,与ISE的ucf约束FPGA内部延时恰恰相反。

    5、output delay

    假设周期是10ns
    OFFSET = OUT 4ns AFTER clock;
    set_output_delay 6 -clock [get_clocks ] [get_ports ]
    通过把input output register pack到IOB中,和约束slew可以更容易满足接口时序要求。
    rtl中约束
    (* IOB = “true” *)
    O_config_dat
    xdc中约束
    set_property IOB true [get_ports O_config_dat]
    set_property SLEW FAST [get_ports O_config_dat]

    6、timing report

    展开全文
  • vivado 时序约束

    千次阅读 2019-06-17 13:51:46
    XDC的基本语法可以分为时钟约束、IO约束以及时序例外约束,对一个设计进行约束的先后顺序也可以按照这三类约束依次进行。 时钟约束 时钟约束必须最早创建,端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户...

    XDC的基本语法可以分为时钟约束、IO约束以及时序例外约束,对一个设计进行约束的先后顺序也可以按照这三类约束依次进行。

     

    时钟约束

    时钟约束必须最早创建,端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建。如果是差分输入的时钟,可以仅在差分对的P侧用get_ports获取端口,并使用create_clock创建。

    create_clock-name clk_200 - period 5 [get_ports clk200_p]

    针对vivado自动推导的衍生时钟,比如MMCM/PLL/BUFR的输出时钟,可以由vivado自动推导,用户无需创建。

    但是,工具不能自动推导出使用寄存器和组合逻辑搭建的分频器等衍生的时钟,必须有用户使用create_generated_clock来创建。举例如下

     

    Clk1 是原本就有的主时钟,clk2 是衍生出来的时钟。注意创建时钟,语法不一样。

    为什么时钟要进行时钟约束,不约束有什么后果?这里还是不知道。

    I/O约束

    在设计的初级阶段,可以不加IO约束,让工具专注于满足FPGA内部的时序要求。当时序要求基本满足后,再加上IO约束跑实现。

    1  不加任何IO约束的端口,时序要求被视为无穷大。

    2  XDC中的set_input_delay/set_output_delay 是从系统 角度来约束。

    3  典型的IO时序,包括系统同步,源同步,SDR和DDR等。在vivado图形界面的XDC templates中有示例。2014.1版后,还有一个timing constraints wizard可供使用。timing constraints wizard 用过,操作简单,需要知道信号最大最小延迟和板间最大最小延迟即可。

    (芯片引脚上有信号的最大最小延迟,板子上的默认都是0,不知道这样操作可以不)

    http://group.chinaaet.com/273/4100028543  timing constraints wizard 使用方法

     

    时序例外约束

    时序例外约束包括set_max_delay/set_min_delay,set_multicycle_path,set_false_path等,这类约束除了要满足XCD的先后顺序优先级外,还要遵循自身的优先级限制。总的准则是,针对同一条路径,对约束目标描述越具体的优先级越高。

     

    还有其他的技巧和说明,参考链接

    http://xilinx.eepw.com.cn/news/article/a/1375

     

    https://www.cnblogs.com/moluoqishi/p/10655539.html   常用的约束语法看这里

    / 新的起点///

    约束的管理

    时序分析是建立在时序约束的基础之上。FPGA设计有4类时序路径的起点和终点:

    时序路径

    起点

    终点

    应用约束

    输入端口到FPGA内部第一级触发器的路径

    Chip A/clk

    Rega/D

    Set_input_delay

    FPGA内部触发器之间的路径

    Rega/clk

    Regb/D

    Create_clock

    FPGA内部末级触发器到输出端口的路径

    Regb/clk

    Chipb/D

    Set_output_delay

    FPGA输入端口到输出端口的路径

    输入端口

    输出端口

    Set_max_delay

     

    表中 1 2 3 所示路径可归结为一个统一的模型:触发器+组合逻辑+触发器。

    一个完整的时序路径由源时钟路径、数据路径和目的时钟路径2部分构成。约束的目的则是为了验证下面公式是否成立:

    Tco为发端寄存器时钟到输出时间;Tlogic为组合逻辑延迟;Trouting为两级寄存器之间的布线延迟;Tsu为接收端寄存器建立时间;Tskew为两级寄存器的时钟歪斜,其值等于时钟统一边沿到达两个寄存器时钟端口的时间差;Tclk为系统所能达到的最小时钟周期。在FPGA中,对于同步设计Tskew可忽略(认为值等于0)。由于Tco和Tsu取决于芯片工艺,因此,一旦芯片型号选定就只能通过Tlogic和Trouting来改善Tclk。其中,Tlogic和代码风格有很大关系,Trouting和布局布线策略有很大关系。

    时钟周期约束

    在vivado 中,通过creat_clock可轻松创建时钟周期约束。

    creat_clock的对象必须为主时钟(primary clock)。主时钟通常有两种情形:一种是时钟由外部时钟源提供,通过时钟引脚进入FPGA,该时钟引脚绑定的时钟为主时钟;另一种是高速收发器(GT)的时钟RXOUTCLK或TXOUTCLK。对于7系列FPGA,需要对GT的这两个时钟手工约束(GTX的时钟IP核生成时候如果界面上有配置时钟频率,这里是不需要约束的)。

    那如何确定主时钟呢?除了根据上面两种情况判断外,还可以通过TCL 输入指令来获取。在输入指令之前,要先open synthesized design。个人还是喜欢第一个指令,直观。

    report_clock_networks –name mynetwork  

    check_timing –override_defaults no_clock

    确定了主时钟,就可以对其创建时钟周期约束:

    情形1:主时钟之间有明确的相位关系

    -waveform不仅确定了时钟的占空比,也确定了时钟之间的相位关系。

    (1)clka频率为200Mhz,等占空比。(初始化为1,waveform不是从0开始)

    (2)clkb频率为100Mhz,占空比为40:60。

    (3)clkc频率为200Mhz,等占空比,时钟抖动为120ps。

    下面这些指令,可以在tools --- language templates  ---- XDC   里面对应查找


    create_clock -name <clock_name> -period <period> [get_ports <clock port>]
              
               

     

    情形2:主时钟之间为异步关系

    主时钟之间如果是异步关系,则需要通过set_clock_groups命令明确指定。

    set_clock_groups -asynchronous -group <clock_name_1> -group <clock_name_2>
     

     

    如果两个主时钟还通过MMCM或PLL生成了其他时钟,若这两个主时钟为异步关系,则它们的生成时钟也为异步关系。

    学习了创建时钟,和异步时钟,就迫不及待的试了一下。我用的是一个SRIO 的例子,代码中有3路X4 的srio。在XDC文件中创建了SRIO 的参考输入时钟(也就是代码中引脚输入的时钟),同时把这三个时钟设置为不相关。但是,查看编译时间,生成bit文件的时间前后并未变化,糟糕的是,竟然IP核内部还出现了时序错误……IP 核内部代码时序报错,一脸懵,又不知道怎么改。

     

    后来,查看IP核当时的生成文件,_ooc.xdc 。这个文件是在创建IP核的时候就生成的。里面不仅有参考时钟输入约束(也就是端口的引脚输入),还有内部GTX 生成时钟的约束。猜想可能是IP核已经创建的时候,我自己再创建的,不太好吧。

     

     

    3:差分时钟的约束

    差分时钟只约束P端即可

    4:在同一端口创建多个时钟

    5:高速收发器的时钟约束

        记得好像是IP核中的XDC文件已经自动约束了,需要查验一下。

    6:创建虚拟时钟

       只有在创建输入或输出延迟约束时才会使用虚拟时钟。顾名思义,虚拟时钟并没有与之绑定的物理引脚。之所以创建虚拟时钟,是因为传输给FPGA的数据所用到的捕获时钟是由FPGA内部生成的,与主时钟频率不同;或者PCB上有clock  buffer导致时钟延时不同。

      如下图所示,din的发送时钟为200MHZ,而FPGA的主时钟clkin为100MHZ,捕获时钟由该主时钟通过MMCM生成。

    create_clock –name sysclk –period 10 [get_ports clkin]

    create_clock –name vclk –period 5

    set_input_delay 2 –clock vclk [get_ports din]

    上述的时间单位,都是ns。

     下图是clock buffer导致时钟延迟不同。

                               

       create_clock –name –period 10 [get_ports clkin]

       create_clock –name –period  10

       set_clock_latency  -source 1 [get_clocks virclk]

    set_input_delay –clock virclk –max 4 [get_ports din]

    set_input_delay –clock virclk –min 2 [get_ports din]

     

    谨慎使用为路径约束,时序错误基本都是代码逻辑写的不正确,最先要从代码查找问题。伪路径并不表示该路径不存在,而是指基于该路径的电路功能不会发生或该路径无须时序约束。(基于该路径的电路功能不会发生,以前也遇到过用了伪路径,的确没有时序错误,但是代码逻辑不对了)。对于异步时钟的跨时钟域路径,要从设计上保证跨时钟路径的安全性,从约束角度而言可以将其设置为伪路径。

    set_false_path –from[] –to [] 。 通常在图形化界面中设置,XDC文件自动生成。

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

    展开全文
  • 但如果我们在使用诸如ISE、Quarters这样的集成开发环境时,如果在映射环节还没开始前就添加一些时序约束信息,则这些编译器每完成一部分布局布线工作,便会调用相应时序分析工具进行一次时序分析,如果发现分析结果...
  • 时序约束搜集整理

    2020-07-12 19:50:24
    XDC的基本语法可以分为时钟约束、I/O约束以及时序例外约束三大类。端口进来的主时钟以及GT的输出RXCLK/TX CLK都必须由用户使用create_clock自主创建。而衍生时钟 MMCM/PLL/BUFR的输出时钟都可以由Vivado自动推导 ...
  • xilinx 时序约束

    2015-06-26 13:47:50
    前一段时间调试了 xilinx 的板子上跑代码,自己加 IP 核,看了它的 约束文件,在网上找了一些讲语法的资料,自己整理了一下,我感觉 在你了解了语法之后,确实得好好看一下它自己给出的约束,有些我 自己没用到,我...
  • FPGA设计之时序约束

    千次阅读 2017-10-18 20:52:35
    在FPGA的设计当中,时序约束的重要性不言而喻。这也是要做好FPGA设计必须掌握的一门基本功。但是我发现,很多初学者甚至有一两年设计经验的已经入门的工程师(包括本尊..汗),并不重视这一基本技能。 归根到底原因...
  • xilinx时序约束

    千次阅读 2012-08-03 20:22:10
    3.1管脚约束:最简单的应用主要是位置约束LOC;ns;定义主时钟clk0:TIMESPEC“TS01”;间差在有效时钟沿的前面还是后面,TIMEGRP“;OFFSET_OUT_AFTER是留给芯片的时序;......INST"o_dbg_ou;NE 前一段时间调试了...
  • 本附录将介绍1.7版本的SDC格式,此格式主要用于指定设计的时序约束。它不包含任何特定工具的命令,例如链接(link)和编译(compile)。它是一个文本文件,可以手写或由程序创建,并由程序读取。某些SDC命令仅适用于...
  • 在写.sdc约束文件时,要做的第一件事情就是使用create_clock对进入FPGA的时钟进行约束。其语法格式如下: create_clock[-add] [-name <clock_name>] -period [-waveform<edge_list>] 参数解释: -name...
  • Xilinx UCF约束语法

    千次阅读 2020-07-07 17:40:02
    FPGA设计中的约束文件有3类:用户设计文件(.UCF文件)、网表约束文件(.NCF文件)以及物理约束文件(.PCF文件),可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为:用户在设计输入阶段编写UCF文件,...
  • 时序约束之 set_max_delay / set_min_delay

    千次阅读 2020-08-07 22:33:54
    下文参考xilinx ug903文档。...语法格式: set_max_delay <delay> [-datapath_only] [-from <node_list>] [-to <node_list>] [-through <node_list>] set_min_delay <..
  • 1、什么是Min/Max Delays? Min/Max Delays可以理解为端到端的延时大小。port到port。 Min Delay约束直接影响的是保持关系,因为延时最小...2、语法格式: set_max_delay <delay_value> [-datapath_only] [-fro
  • 使用LOC完成端口定义时,其语法如下:NET "Top_Module_PORT" LOC = "Chip_Port";其中,“Top_Module_PORT”为用户设计中顶层模块的信号端口,“Chip_Port”为FPGA芯片的管脚名。LOC语句中是存在优先级的,当同时指定...
  • SDC即Synopsys design constraints,是Synopsys公司的对时序进行约束语法格式。本文只简单讲一下关于set_input_delay在SDC中的含义。关于SDC的文档很多,网上还是书上讲的都很复杂。笔者看了很多相关的内容,感觉...
  • Xilinx 约束(ISE)

    2019-12-17 14:37:37
    目录 1、简述 2、约束文件 2.1、概念 2.2、创建约束文件 3、UCF 文件语法 ...5、时序约束语法 5.1、周期约束 5.2、偏移约束 5.2.1、IN 偏移约束 5.2.2、OUT 偏移约束 5.3、分组约束 5.3.1、TNM 约...
  • ISE约束文件UCF的基本语法

    万次阅读 多人点赞 2018-02-05 20:22:36
    首先声明,UCF约束文件其中的语法也有很多,笔者也不是特别清楚,...(1)时序约束:主要用于规范设计的时序行为,表达设计者期望满足的时序条件,知道综合和布局布线阶段的优化算法等。 (2)布局布线约束:主要用
  • 文章目录前言根据时序报告修改设计时序分析报告示例待分析设计时序约束文件时序报告简介报告综述内部时钟报告输入接口报告输出接口报告输出数据延迟报告输出时钟延迟报告同步输出综合报告常见问题及修改可以不改的...
  • 1、普通管脚约束举例 ...//将rst_n连接到FPGA的L3管脚(最好是将rst_n写成“rst_n”,避免因为使用与约束关键字或设计环境保留字相同的信号名而 产生错误信息);...2、时序约束举例 ##NET clk LOC = T8 | TNM_NET ...
  • 描述XDC——VIVADOUCF——ISEUCF与 XDC 约束/命令之间有什么区别?解决方案UCF 约束和 XDC 命令之间有很多区别。...UCF 约束基于时序组 (TNM、TNM_NET、TIMEGRP),而 XDC 命令则基于实例 (get_cell)、网络 (get...
  • 1、约束的目的介绍FPGA约束原理,理解约束的目的为设计服务,是...主要涉及到xilinx vivado xdc约束语法,给出对应的ISE ucf 语法。另外quatus的语法和xdc几乎兼容,原理都一样。时序约束中最基本的是时钟,时钟有...
  • FPGA管脚约束

    千次阅读 2017-07-01 12:47:00
    (1)时序约束:主要用于规范设计的时序行为,表达设计者期望满足的时序条件,知道综合和布局布线阶段的优化算法等。 (2)布局布线约束:主要用于指定芯片I/O引脚位置以及指导软件在芯片特定的物理区域进行布局...

空空如也

空空如也

1 2 3 4
收藏数 72
精华内容 28
关键字:

时序约束语法