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  • Skew Jitter

    千次阅读 2013-10-16 10:37:23
    首先说一下什么是Skew,Digital IC中的Clock Skew指的是时钟的偏斜

    1. Skew      

        1.1 Skew定义

        首先说一下什么是Skew,先来看看JEDEC Standard-jesd65b标准上的定义:

         skew (time):  The magnitude of the time difference between two events that ideally would occur simultaneously.

         Skew的种类很多,有output skew, band skew, clock skew等。不管是哪种Skew,一般都指两个时间的时间差。 如图1所示。
    图 1 output skew
           图1电路理想情况下四个输出都是同时变化的,但是由于电路内部互联、温度、工艺等变化,导致输出不能同时动作,任意两个输出间变化的时间差就称作output skew。同理也可以清楚的明白其他类型的Skew。

           1.2 Clock Skew

           在Digital IC Timing Issue中,我们最关心的是Clock Skew。一般,我们将两个时钟之间的相位差称作Clock Skew。
           现在的IC内部采用同步电路逻辑(Synchronous Circuit), Clock Signal 要求最好都能够同时到达时序电路中的每个寄存器,但是随着芯片逻辑规模越来越大,clock skew 变的越来越严重。引起Skew的因素很多,主要是互联延时(wire-Interconnect)、温度、工艺、电容耦合等。并且随着芯片工作频率的不断增加,所能承受的Skew裕量也越来越有限。这就要求我们改进CTS(Clock Tree Synthesis)算法,提高制造的工艺,提升Skew-Tolerance。
            为了分析方便,举一个简单的同步电路的例子,所以对Skew的分析都是基于该电路。如图2所示一个简单的时序电路。
        图2 Single-phase 下的Local data path(sequnent-adjacent Flip-Flops)
            对于图2,称之为一个local data path, 在同步时序电路分析中,静态时序分析方法都是基于这种path对电路时序进行分析的。我们先来看看这个电路如何Skew如何计算。
    Tskew(Ri,Rj)=Tci - Tcf
    显然这个值可正也可负。这要取决于两个寄存器时钟打拍的大小。
            上面说了那么多,Skew究竟有什么用呢?既然我们尽量要求时钟能够同时的到达每个寄存器,那么Skew不是为0吗?当然,但是现实情况并不一定是,我们可以利用非零的Skew来提升系统的工作频率(降低系统的时钟周期),关于最大工作频率(时钟周期)的计算会在后续的博文中详细介绍。先来看看图3 Zero-Skew下的情况。

    时钟到达每个寄存器的时间都延时了3ns,Skew为0,

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  • 时钟抖动(jitter)和时钟偏移(skew)

    千次阅读 2020-02-04 22:41:55
    jitter:由于晶振本身稳定性,电源以及温度变化等原因造成了时钟频率的变化,就是jitter,指的是时钟周期的变化。指两个时钟周期之间存在的差值,这个误差是在时钟发生器内部产生的,晶振或者PLL内部电路有关,布线...

    jitter:由于晶振本身稳定性,电源以及温度变化等原因造成了时钟频率的变化,就是jitter,指的是时钟周期的变化。指两个时钟周期之间存在的差值,这个误差是在时钟发生器内部产生的,和晶振或者PLL内部电路有关,布线对其没有影响。由于跟晶振本身的工艺有关,所以在设计中无法避免它能带来的影响,通产只能在设计中留有一定的margin。

    skew:是指同样的时钟产生的多个子时钟信号之间的延时差异。skew通常是时钟相位上的不确定。由于时钟源到达不同寄存器所经历路径的驱动和负载的不同,时钟边沿的位置有所差异,因此就带来了skew。完成布局布线后,物理路径延时是固定的,所以在设计中考虑到时钟偏移,就可以避免偏移带来的影响。

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  • 造成skew和jitter的原因很多。 1)由于时钟源到达不同寄存器所经历路径的驱动和负载的不同,时钟边沿的位置有所差异,因此就带来了skew。 skew=Tclk1-Tclk2 2)而由于晶振本身稳定性,电源以及...

    https://blog.csdn.net/DdiIcey/article/details/78545481?utm_medium=distribute.pc_relevant_t0.none-task-blog-BlogCommendFromMachineLearnPai2-1.nonecase&depth_1-utm_source=distribute.pc_relevant_t0.none-task-blog-BlogCommendFromMachineLearnPai2-1.nonecase

    1.Clock skew 和Clock jitter 是影响时钟信号稳定性的主要因素

    skew通常是时钟相位上的不确定,而jitter是指时钟频率上的不确定(uncertainty)。造成skew和jitter的原因很多。

          1)由于时钟源到达不同寄存器所经历路径的驱动和负载的不同,时钟边沿的位置有所差异,因此就带来了skew。

                                               skew=Tclk1-Tclk2

          2)而由于晶振本身稳定性,电源以及温度变化等原因造成了时钟频率的变化,就是jitter。

    skew和jitter对电路的影响可以用一个简单的时间模型来解释。假设下图中t(c-q)代表寄存器的最大输出延迟,t(c-q, cd)表示最小输出延时;t(su)和t(hold)分别代表寄存器的setup, hold time(暂不考虑p.v.t)差异;t(logic)和t(logic, cd)分别表示最大的组合逻辑传输延迟和最小组合逻辑传输延迟;

    不考虑skew和jitter的情况下,及t(clk1)和t(clk2)同频同相时,时钟周期T和t(hold)需要满足

                            T > t(c-q) + t(logic) + t(su)

                           t(hold) < t(c-q, cd) + t(logic, cd)

    这样才能保证电路的功能正常,且避免竞争的发生。

    2.时钟偏差分析

    1)正时钟偏差

    如果考虑CLK2比CLK1晚t1的相位,及skew=t1。则  

                   建立时间:T +t1> t(c-q) + t(logic) + t(su)          ,t1>0

           总是满足建立时间,正时钟偏差使有可能提高时钟频率,但同时也可能引起信号竞争,加大时钟周期总可满足此条件。

                   保持时间: t(hold) < t(c-q, cd) + t(logic, cd) - t1

           正时钟偏差,意味着电路有更大的倾向发生hold time violation,改变时钟周期不能解决问题。

    2)负时钟偏差

    如果考虑CLK1比CLK2晚t2的相位,及skew=-t2,则 

                     建立时间:T > t(c-q) + t(logic) + t(su) + t2,     t2>0

                     保持时间: t(hold) < t(c-q, cd) + t(logic, cd) +t2

           负时钟偏差会降低时钟性能,由于边缘2领先边缘1,因此不会发生信号竞争(总是满足保持时间)

         时钟是对性能造成负面的影响,一般设计中都需要专门留取10%左右的margin来保证。

    clock uncertainty = clock jitter + clock skew. jitter 是 由时钟源产生的抖动。skew是时钟树不平衡引起的到达两个寄存器的延迟差。在cts之后,skew由工具算出,因此sta的时候clock uncertainty 可以设一个比较小的值。另外做hold check的时候因为检查的是同一个时钟沿,因此没有jitter只有skew.

    3.短路径问题

            时钟偏移中的短路径问题与触发器的保持时间违背很相似。在两个相邻触发器之间的数据传播延迟比时钟偏移还短时,就会出现该问题。图中的电路图和时序图可以说明短路径问题。由于同一时钟沿到达第二个触发器比新数据要慢,因此第二个触发器在与第一个触发器同样的边沿处,切换为与第一个触发器同样的值,这会使DFF2在与DFF1同一个边沿处移位同样的数据,最终导致功能错误。(本应该虚线处,下一时钟数据才跳变,结果上一时钟沿就跳变

    1)时钟偏移和短路径分析

    Tcq1:第一个触发器的时钟输出延迟

    Trdq:从第一个触发器的输出到第二个触发器输入的传播延迟

    Tck2:第二个触发器的时钟到达时间与第一个触发器的时钟到达时间之差

    在以下条件下,会出现明显的短路径问题:

    Tck2 > Tcq1 + Trdq - Thold

    2)时钟偏移最小化

     ①在数据路径上加入延迟

           通过在数据路径上增加延迟(Trdq1)而最终使整个数据路径的延迟大于时钟延迟,可以消除短路径问题。在数据路径中插入的延迟必须足够大以保证数据路径延迟一定能大于时钟偏移

    ②时钟反转

    在发送寄存器接收到时钟沿前,时钟会先驱动接收触发器读入发送(源)值。在插入足够多的延迟后,接收触发器会比源触发器先接受到有效时钟沿,这是以牺牲建立时间为代价来提高保持时间的办法。

    ③交替相位时钟

    交替使用时钟沿

    在这种设计方法中,顺序上相邻的触发器使用相反的时钟沿触发,为时钟偏移提供了约半个时钟周期的短路径时钟偏移余量。

    交替使用时钟相位

    相邻触发器组分别由同一时钟的两个不同相位驱动,在这种情况下,任意两个相邻的触发器之间都有与两个相位的相位差大致相同的安全余量。必须注意一点,交替使用时钟相位要求对原始时钟信号使用完全不同的时钟约束。例如,在交替使用时钟边沿时,由于相邻触发器由同一个时钟周期相反的边沿驱动,因此时钟频率的新约束值应该是初始约束频率的一半。

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  • 在博文:时序分析之静态分析基础中提到了一次时钟偏斜问题,只是一笔带过而已,这里重新拿过来看看,并且添加时钟抖动(Jitter)相关知识点,这...造成skew和jitter的原因很多。 由于时钟源到达不同寄存器所经历路...

    在博文:时序分析之静态分析基础中提到了一次时钟偏斜问题,只是一笔带过而已,这里重新拿过来看看,并且添加时钟抖动(Jitter)相关知识点,这是学习FPGA经常遇到的名词。

    先贴出来时钟偏斜的定义:

    时钟抖动(jitter)定义:

    简言之,skew通常是时钟相位上的不确定,而jitter是指时钟频率上的不确定。造成skew和jitter的原因很多。

    由于时钟源到达不同寄存器所经历路径的驱动和负载的不同,时钟边沿的位置有所差异,因此就带来了skew。

    而由于晶振本身稳定性,电源以及温度变化等原因造成了时钟频率的变化,就是jitter。

     

    参考文章:数字电路时钟问题——Jitter与Skew区别

     

     

     

     

     

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  • 时钟属性jitter和skew

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    转自:...Clock jitter & clock skew Clock skew Clock jitter 是影响时
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空空如也

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时钟skew和jitter