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  • 晶振选择和电路板设计  晶振的选择和PCB板布局会对VCXO CLK发生器的性能参数产生一定的影响。选择晶体时,除了频率、封装、精度和工作温度范围,在VCXO应用中还应注意等效串联电阻和负载电容。串联电阻导致晶体的...
  • 晶振电路PCB设计

    万次阅读 2017-10-28 09:32:10
    我们常把晶振比喻为数字电路的心脏,这是因为,数字电路的所有工作都离不开时钟信号,晶振直接控制着整个系统,若晶振不运作那么整个系统也就瘫痪了,所以晶振是决定了数字电路开始工作的先决条件。  我们常说的...

      我们常把晶振比喻为数字电路的心脏,这是因为,数字电路的所有工作都离不开时钟信号,晶振直接控制着整个系统,若晶振不运作那么整个系统也就瘫痪了,所以晶振是决定了数字电路开始工作的先决条件。

      我们常说的晶振,是石英晶体振荡器和石英晶体谐振器两种,他们都是利用石英晶体的压电效应制作而成。在石英晶体的两个电极上施加电场会使晶体产生机械变形,反之,如果在晶体两侧施加机械压力就会在晶体上产生电场。并且,这两种现象是可逆的。利用这种特性,在晶体的两侧施加交变电压,晶片就会产生机械振动,同时产生交变电场。这种震动和电场一般都很小,但是在某个特定频率下,振幅会明显加大,这就是压电谐振,类似于我们常见到的LC回路谐振。

                 

    由于晶振在数字电路中的重要性,在使用和设计的时候我们需要小心处理:

    1. 晶振内部存在石英晶体,受到外部撞击或跌落时易造成石英晶体断裂破损,进而造成晶振不起振,所以在设计电路时要考虑晶振的可靠安装,其位置靠近CPU 芯片优先放置,远离板边。

    2. 在手工焊接或机器焊接时,要注意焊接温度。晶振对温度比较敏感,焊接时温度不能过高,并且加热时间尽量短。

      3. 耦合电容应尽量靠近晶振的电源引脚,位置摆放顺序:按电源流入方向,依容值从大到小依次摆放,容值最小的电容最靠近电源引脚。

      4. 晶振的外壳必须接地,可以晶振的向外辐射,也可以屏蔽外来信号对晶振的干扰。

      5. 晶振下面不要布线,保证完全铺地,同时在晶振的300mil范围内不要布线,这样可以防止晶振干扰其他布线、器件和层的性能。

      6. 时钟信号的走线应尽量短,线宽大一些,在布线长度和远离发热源上寻找平衡。

      7. 进行包地处理

     


      (圆柱形晶振)在外壳接地时加一个和晶振外形差不多的矩形焊盘,让晶振"平躺"在这一焊盘上,在焊盘的两条长边附近各开一个孔(孔要落在焊盘内,若能用一个多层焊盘代替孔则更佳,这两个多层焊盘要与矩形焊盘相连),然后用一根铜丝或其他裸导线将晶振"箍"住,铜丝的两端则焊接在你所开的两个孔或焊盘里里.这样可以避免高温焊接对晶振的破坏,又能保证接地良好.


    当然,也有人在晶振上加焊点,进行接地处理(在焊接时一定要注意温度对晶振的影响)



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  • 涉及常见单片机外围晶振电路设计及layout指导,晶振选型,晶振手册阅读指南,外围电容值计算等。
  • 基于Altinum Designer的12MHz晶振PCB原理图库.
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  • 晶振 PCB布局

    2021-01-19 23:47:46
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  • pcb布线注意点:晶振

    千次阅读 2020-11-29 20:57:35
      2、一般产品的无源晶振电路并不会做以上3个方面的评估,若要评估,需送至晶振供应商的晶振实验室进行评估,因为一 般的测量仪器会测试不准。 3、石英晶体振荡器(有源晶振)电路的噪声来源及其对策 3.1、一般...

    EMC全称Electro Magnetic Compatibility,指设备或系统在其电磁环境中能正常工作,且不对该环境中任何事物构成不能承受的电磁骚扰的能力。EMC是评价电子产品质量的一个重要指标。

    从广义上讲,EMC测试的具体项目包括以下两个大项:

    (1)EMI(Electro-Magnetic Interference)—电磁干扰测试

    此测试之目的为:检测电器产品所产生的电磁辐射对人体、公共电网以及其他正常工作之电器产品的影响。

    (2)EMS(Electro-Magnetic Susceptibility)—电磁抗扰度测试

    此测试之目的为:检测电器产品能否在电磁环境中稳定工作,不受影响。

    再划分到小点,这两个大项的具体项目以及各自项目对应的常用测试标准如下:

    其中EMI包括:

    (1)辐射骚扰测试(RE)—测试标准:EN55022

    (2)传导骚扰测试(CE)—测试标准:EN55022

    (3)谐波电流测试(Harmonic)—测试标准:EN61000-3-2

    (4)电压变化与闪烁测试(Flicker)—测试标准:EN61000-3-3

    EMS包括:

    (1)静电放电抗扰度测试(ESD)—测试标准:EN6100-4-2

    (2)射频电磁场辐射抗扰度(RS)—测试标准:EN61000-4-3

    (3)射频场感应的传导骚扰抗扰度(CS)—测试标准:EN61000-4-6

    (4)电快速瞬变脉冲群抗扰度测试(EFT)—测试标准:EN61000-4-4

    (5)浪涌(冲击)抗扰度(SURGE)—测试标准:EN61000-4-5

    (6)电压暂降,短时中断和电压变化抗扰度测试(DIP)—测试标准:EN61000-4-11

    (7)工频磁场抗扰度测试(PFMF)—测试标准:EN61000-4-8

    在电路板上电后,若作为频率器件的晶振周边存在较强杂散电磁信号时,会直接导致晶振输出频率受到干扰,引发频率偏移,严重时影响电路板正常工作。因此晶振本身具备抗电磁干扰能力也是晶振品质的一个重要特性。另外,在电路板布线时需要注意:

    1、晶振尽量靠近芯片,走线短且直。

    2、晶振引出的两根时钟信号线也要短,防止形成发射天线。

    3、尽量设计晶振位于远离电磁波干扰区域,如远离电源,天线等器件。

    4、晶振下方不要走线,走线过程不能隔断,不要过孔换层。

    5、屏蔽晶振,金属外壳检查接地。

    1、晶体单元的特性取决于切割工艺,主要有三种:

      3.1、音叉型(Turning Fork):频率主要是KHz级,比如32.768KHz;
      3.2、AT-Cut型:频率主要是MHz,比如12MHz、26MHz、125MHz;
      3.3、SAW型:频率为百MHz、甚至GHz。

    2、晶体振荡单元(无源晶振)电路的评估:频率匹配、振荡裕度、激励功率
      为了获得稳定的振荡,通常情况下石英晶体单元与振荡电路的匹配十分重要。若电路结构与晶体单元的匹配中存在问题,就会产生频率不够稳定、停止起振或振荡不稳定等问题。石英晶体单元与微机一起使用时,需要评估振荡电路。确认石英晶体单元与振荡电路的匹配之际,至少要对振荡频率(频率匹配)、振荡裕度(负阻抗)和激励功率的三项进行评估。

    2.1、频率匹配的评估
      无源晶振具有固定的负载电容CL,为防止频偏,需要保证起振电容(Cg||Cd)+Cs = CL;
      Cs为板子上的杂散电容,一般取2~3pF;
      若该款无源晶振的负载电容CL为15pF,取Cs为3pF,那么需要配置的起振电容Cg = Cd = 24pF。

    2.2、振荡裕度(负阻抗)的评估
      测出负阻抗的值,当负阻抗达到3~5倍以上的等效电阻后,则该晶振电路的振荡裕度满足需求。负阻抗为RN,其测试方法如下图所示。逐渐增大r,直到晶振电路不起振。若此时|-RN| / Re > 3~5倍,则该晶振电路的振荡裕度满足需求。若振荡裕度不满足需求,则可要求晶振供应商提供等效电阻Re较小的无源晶振。
    在这里插入图片描述
    2.3、激励功率的评估
      激励功率指石英晶体单元振荡时所消耗的电力。通常,激励功率最好控制在石英晶体单元的规格参数内。激励功率过大时将引起振荡频率的变动、稳定度下降、等效电路参数变化或频率失真等现象。激励功率偏高还可能导致反复出现异常振荡、引发故障的恶果。
      激励功率为:P = IIRe
      这里的 I 是流过石英晶体单元的电流, Re 是石英晶体单元带负载时的等效电阻。 如果激励功率超过了规格参数,就需要调整振荡电路的常数,使流过石英晶体单元的电流变小。降低 Cg 或 Cd 可使激励功率变小,但振荡电路的负载电容也将随之而变。最简单的方法是增大 Rd,但损失将随之增大、负阻抗将变小。

    备注:1、有源晶振不存在频率匹配、振荡裕度、激励功率这3个问题,因为有源晶振的晶体振荡单元和IC已经集成固定了,所以这3个参数是固定的;
      2、一般产品的无源晶振电路并不会做以上3个方面的评估,若要评估,需送至晶振供应商的晶振实验室进行评估,因为一 般的测量仪器会测试不准。

    3、石英晶体振荡器(有源晶振)电路的噪声来源及其对策

    3.1、一般情况下,石英振荡器及其周围电路的噪声来自以下三大类,如下图所示:
      1、来自电源的噪声
      2、来自输出线路的噪声
       3、来自石英晶体振荡器的噪声
    在这里插入图片描述
      1~3所示的噪音释放量与流过的电流量和电流的环路的大小成正比。电流量越大,或者电流环路越大,噪音的释放量越多。
      石英晶体振荡器及其周围电路在流过的电流量与电流环路大小方面一般存在着以下关系:
      电流量: 电源线 = 石英晶体振荡器 > 输出线路
      电流环路的大小:输出线路 > 电源线 > 石英晶体振荡器
      从上述关系来看,在石英晶体振荡器及其周围电路所产生的噪音中,输出线路所产生的最多,其次是电源线,而石英晶体振荡器本身所释放的噪音量和这两种噪音相比极小。

    3.2、降低噪音的3种基本方法:
      1、设置稳定的电源线和接地线(最好有单独的电源层和接地层)
      2、对电源噪声进行过滤(配置0.01uF~0.1uF的旁路电容,其PCB布线参考5.4小节内容)
      3、在基板上配置稳定的输出路线(进行匹配,有源端串联匹配和终端并联匹配两种。一般而言,晶振输出的线路非常短, 没有进行匹配的必要)

    4、晶体振荡单元(无源晶振)的布线规则

      4.1、振荡电路(振荡单元、振荡电容)应配置在振荡IC附近;
      4.2、晶振电路下面的各层都需要铺地,不能放置器件和走线,尤其是高频信号线路;
      4.3、晶振电路做包地处理时需要打大量地孔,否则包地无意义;
      4.4、四脚晶振,建议晶振走线从内部走,减小晶振的环路,如下图所示。

    在这里插入图片描述
    5、石英晶体振荡器(有源晶振)的布线规则

      5.1、振荡电路(振荡单元、振荡电容)应配置在振荡IC附近;
      5.2、晶振电路下面的各层都需要铺地,不能放置器件和走线,尤其是高频信号线路;
      5.3、晶振电路做包地处理时需要打大量地孔,否则包地无意义;
      5.4、电源先经过旁路电容,然后再进入晶振,如下图所示(高频噪声通常直线前进)。

    在这里插入图片描述

    关于长度是否需要相等:

    首先需要指出的是,只有无源晶振除了频率输出脚,还有另外一个频率输入脚。有源晶振没有频率输入脚,它的主要脚位包括电压输入脚与频率输出脚,因此这里所指的“晶振两端布线长度”为无源晶振,即石英晶体谐振器(Crystal),而非有源晶振(OSC)。

    无源晶振两端(即频率输出脚与输入脚)布线长度尽量等同,并且尽量靠近IC管脚,特别是晶振频率越高时越要注意。同时建议,晶振本身也是噪声源,因此要求晶振PCB布线设计走线越短越好。

    无源晶振频率信号输入端与其频率信号输出端布线长度等同的目的是保持晶振输出频率的稳定性,该原理等同于给晶振这两个管脚分别串联两颗同值电容的原因。比如,在晶振PCB布线设计时,基于晶振本身的负载电容值及PCB杂散电容对晶振的影响,一般情况下会给无源晶振32.768KHz的两个管脚分别串联一颗同值的15~18PF电容。换句话说,我们建议若晶振的频率输入脚串联的为15PF的电容,那么,该颗晶振的频率信号输出脚位串联的电容值也应该为15PF,而非18PF。

    在晶振PCB布线设计时,不管是要求外接电容要与晶振进行最佳匹配,电容等值,还是布线尽量短且长度一样等,终极目的只有一个,那就是尽量减少外界对晶振输出频率精度及稳定性的各种可能性干扰。

    随着智慧生活的逐步开启,电子技术也在同步飞速发展。PCB的密度越来越高。PCB设计方式的差异对晶振抗干扰能力影响很大。因此,在进行晶振PCB布线设计时,必须遵守PCB设计的最基本原则,力求符合抗干扰设计之要求。

    晶振电路为数字系统提供的关键时钟信号源,它若失效,整个系统将面临崩溃。PCB尺寸过大时,走线必然延长,阻抗自然增加,抗噪声能力下降,成本也增加;若PCB尺寸过小,则散热性能会降低,且邻近线路易相互干扰。因此在布线设计时,应该针对晶振给予从优及特殊照顾。在晶振选型时,务必选择性能可靠及高品质晶振产品。

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    晶振PCB设计注意事项 (1) 耦合电容应尽量靠近晶振的电源引脚,位置摆放顺序:按电源流入方向,依容值从大到小依次摆放,容值最小的电容最靠近电源引脚。 (2) 晶振的外壳必须接地,可以晶振...
    晶振的PCB设计注意事项


    (1) 耦合电容应尽量靠近晶振的电源引脚,位置摆放顺序:按电源流入方向,依容值从大到小依次摆放,容值最小的电容最靠近电源引脚。
    (2) 晶振的外壳必须接地,可以晶振的向外辐射,也可以屏蔽外来信号对晶振的干扰。
    (3) 晶振下面不要布线,保证完全铺地,同时在晶振的300mil范围内不要布线,这样可以防止晶振干扰其他布线、器件和层的性能。
    (4) 时钟信号的走线应尽量短,线宽大一些,在布线长度和远离发热源上寻找平衡。
    (5) 晶振不要放置在PCB板的边缘,在板卡设计时尤其注意该点。
    展开全文
  • 该文将讨论晶振电路设计方案,并解释电路中的各个元器件的具体作用,并且在元器件数值的选择上提供指导。最后,就消除晶振不稳定和起振问题,最后文章还将给出了一些建议措施。
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  • STM32 外部晶振电路设计和匹配

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    STM32的时钟源

    STM32F103有两种主时钟方案,一个是依靠内部RC振荡器的HSI(内部高速时钟),另一个是HSE(外部高速时钟)。

    内部高速时钟源(HSI)

    看数据手册,内部的HSI是由ST出厂时校准过的,但是精度并不高,在0到70℃下误差范围达到 -1.3%到2%,即便是在标准的25℃下,也有 -1.1%到1.8% 的误差(如下图)。
    对于高波特率的异步串口通讯,或者需要高精度定时的场合(如:需要跑积分算法的时候),用HSI就有隐患,甚至根本达不到设计要求。
    在这里插入图片描述

    外部高速时钟源(HSE)

    为了更高的时钟精度,就要用HSE做主时钟源,起码做到30ppm还是很容易的。无源晶振相对便宜一些,要求不是非常高的话也足够了。
    对于外部无源晶振,需要做一些匹配工作。当然,直接baidu一个原理图,啥也不想,直接照着抄也可以运行。但是这样的设计,批量生产会不会出问题?某些特定环境下会不会崩溃?系统稳定性会不会很低?……都是未知数。这就是给自己的设计埋下隐患,说不定什么时候就崩了。
    所以还是来看看怎么匹配吧–
    就以 STM32F103晶技HC-49SMD 8M 20pF 20ppm 的匹配为例

    1. 负载电容匹配

    负载电容就是下图中的CL1、CL2,一般取CL1 = CL2,这两个电容和晶体Q构成三点式电容振荡器。
    皮尔斯振荡器原理图
    那么要把CL1、CL2跟谁匹配呢?其实就是跟晶振的参数:Load Capacitance匹配,简称CL,从晶振的数据手册可以查到,见下图:
    晶振数据手册
    我们选择的是20pF系列的晶振,所以CL = 20pF
    当然我们知道,在电路板走线上还有寄生电容,连接的芯片输入端也有等效电容,这部分也要考虑进去。从ST手册可以查到,STM32F103的晶振输入电容是5pF,而PCB走线的寄生电容一般可以估值3pF到5pF。我们这里就取Cs = 10pF。下面看公式:
    在这里插入图片描述
    由于我们取了CL1 = CL2,公式就可以变为:CL1 = CL2 = 2 * (CL - Cs)
    Cs = 10pF,CL = 20pF带入上面的公式,能求出:CL1 = CL2 = 20pF
    因此CL1、CL2均取为20pF。

    2. 晶振跨导计算

    为了确保晶振能顺利起振,并运行在稳定状态,就得有足够的增益来维持。一般要求就是,单片机的gm比晶振的gmcrit大5倍以上就可以。下面就求一下这个比值,看看是否大于5倍。
    首先看STM32F103手册,可以直接获知:gm = 25mA/V
    在这里插入图片描述
    有了gm = 25mA/V,就要用它跟晶振的最小稳定跨导gmcrit相比较。gmcrit是要我们计算一下的:
    在这里插入图片描述
    这里面的几个未知参数的意义是:
    ESR——晶振的等效串联电阻,手册里查到
    F——晶振的振荡频率
    C0——晶振的Shunt Capacitance
    CL——晶振的负载电容Load Capacitance

    好,下面看晶振的手册,找这几个参数:
    在这里插入图片描述
    F = 8MHz,C0 = 7pF,CL = 20pF,ESR = 80Ω。参数Get√,计算:
    gmcrit = 4*80*(2Π*8*10^6)^2*(7*10^-12 + 20*10^-12)^2
    gmcrit = 0.1886
    现在gm、gmcrit都有了,可以比一下了
    在这里插入图片描述
    比值 = gm/gmcrit = 25/0.1886 = 132
    可见,这个比值是132,远大于5倍的最低要求,所以我们选择的晶振是合适的。如果算出来是不合适的,那就要选用更小ESR,更低CL的晶振。其实STM32对于高速晶振的要求不高,但是对于外部低速RTC晶振的要求高一些,选型时要多加留意。

    3. 驱动电平DL(Drive Level)

    驱动电平其实就是指晶振工作消耗的功率,如果这个功率过大,超过晶振承受能力,则晶振寿命将减少,容易过早失效。晶振的推荐功率,可以在上图(晶振数据手册)中找到,我们选择的这个晶振的DL范围是1到500uW,推荐是100uW。如果实际工作功率过大,就串联一个Rext来限制功耗。实际功耗怎么获得?这个得自己用示波器测量,然后带入ESR计算出来。

    4. 反馈电阻Rf (Feedback Resistance)

    把这个放最后,其实不是因为他没啥用,而是因为ST已经把他集成到芯片里面了,我们不用太多关心这个问题了。这个Rf的作用就是让放大器Vin = Vout,来强制工作在放大区间
    在这里插入图片描述

    总结

    以上写的4项,对于STM32F103的高速外部晶振,其实主要考虑“1.负载电容计算”就可以了,这个是直接性影响最大的。

    如有前辈偶然看到我的博客,还望指出我的疏漏和错误⊙ω⊙

    参考:ST应用手册AN2867

    原创博客,转载注:CSDN:Seaman_TY

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