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  • 芯片加工过程
    2022-07-31 09:46:33

    封装芯片 = 裸片 + 封装

            原理图 (工艺、指标、架构)--> 版图 --> GDS文件 --> 加工 --> 裸片

            封装类型(管脚尺寸、数量)、连接关系 --> 封装图

    封装芯片

    1. 直插器件:DIP
    2. 表面贴片:QFN、SOP、SOT
    3. 大规模机械操作选择贴片封装
    4. RF器件选择QFN、BGA(封装可以减小引脚影响)

    QFN封装

    1. 磨片。工厂加工出来的芯片厚度大概500~700um。QFN封装厚度与其接近,需要磨片减少厚度
    2. 划片。一个晶圆上面可以独立做出N个独立芯片,需要将芯片1个个划分出来封装
    3. 装片。将芯片放入封装的管壳里,银浆或粘结膜连接
    4. 打线。芯片pad与封装管脚通过键合线相连接。
    5. ……

    半导体制造的八大步骤:

    1. 晶圆加工
    2. 氧化
    3. 光刻
    4. 刻蚀
    5. 薄膜沉积
    6. 互连
    7. 测试
    8. 封装

    原理图

    原理图设计流程

    1. 熟知器件特性
    2. 搭建功能模块
    3. 建立连接关系

    原理图仿真:

    1. 直流仿真
    2. 交流仿真

    系统架构与指标:

    • 扫频范围
    • 数控频率步进(VCO、digital)
    • 输出功率
    • 电流
    • 二次谐波
    • 泄露功率
    • 晶振频率
    • 可编程分频
    • 中频信号范围

    根据指标设计需求 --> 确定系统架构 --> 拆分指标

    版图

    版图设计流程:

    1. 布局
    2. 布线
    3. 加入一些加工需要的层次

    版图检查:

    1. DRC版图规则检查
    2. LVS版图电气规则连接检查
    3. PEX版图寄生参数提取
    4. 一些更高规则的检查

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    千次阅读 2022-02-13 13:12:19
    芯片设计到芯片加工的整体流程整理 1. 芯片分类 1.1. 控制类芯片 CPU、DSP、AI、MCU芯片,与核心处理相匹配的事数据存储类芯片,SRAM、DRAM、ROM、FLASH。 1.2. 感知芯片 camera 1.3. 功能 Power管理芯片 ...

    芯片设计到芯片加工的整体流程整理

    1. 芯片分类

    1.1. 控制类芯片

    CPU、DSP、AI、MCU芯片,与核心处理相匹配的事数据存储类芯片,SRAM、DRAM、ROM、FLASH。

    1.2. 感知芯片

    camera

    1.3. 功能

    Power管理芯片

    1.4. 数据传输

    ADSL、蓝牙、5G、WiFi

    1.5. 接口芯片

    USB/HDMI

    1.6. 驱动芯片

    数字到模拟类型的转换,LCD显示类型的芯片等等。

    现在SOC芯片已经将多种类型的芯片进行了相应的继承,会在一个芯片上面包含多种类型的子模块,打包在一起提供解决方案。

    2. 芯片设计流程

    模拟芯片和数字芯片设计流程是有所区别的。其中数字芯片包含RTL Design(代码设计)-> verification(功能验证) -> Synthesis逻辑综合 -> Place&Routing布局布线 -> Tapeout流片 -> Manufacture生产制造。模拟芯片包含Circuit Design电路设计 -> Simulation电路仿真 -> layout模拟版图 -> Tapeout流片 -> Manufacture生产制造。

    2.1 设计流程

    0. 市场需求爱;1. Spefication项目需求规格书;2. System level Design系统及设计(从理论级别进行建模验证,对构想进行穿刺);3. Design and verfication设计与验证;4. Place and Routing布线布局。

    其中市场需求和spec是由开发SE和市场确定下来,但是核心的技术指标需要相应模块的开发人员进行统一的确定。一个具体的需求确定下来一般情况下都需要012三步进行一个反复的讨论最终确定下来。其中2同时也将各个模块之间的接口也是确定下来了。3不走在2做的过程中基本上已经有了一个轮廓的认知和理解。

    12一般系统架构师来完成,3是顺带的前段设计工程师一起完成,同时3包含了前段的验证工程师。后端工程师4完成布线布局,最终交付给工厂进行生产。后端工程师给出来的内容是一个设计电路部分。

    2.2. 设计EDA

    设计开发过程中最基本的需要一些基本的物理模块单元,这些物理模块单元组要是由设计工具EDA完成,所以设计工程师其实也并不是多么伟大,伟大的是把这些乐高积木做出来的EDA公司。目前三大EDA设计公司Cadence、mentor、Synopsis新思。当然设计公司中EDA全流程不经包含了IC工具,再后端的PCB绘图设计工具也是包含在内的。

    在最早期,设计工具比较繁杂,做一件事情可能需要很多工具,看似类似的事情也是需要好几个工具。产生这种现象的原因主要是模型的差异,不同维度或者不同类型的现象,当前能够比较好解释的数学模型是较为有限的。比方说生活中力学问题,牛顿力学就可以解决,不需要用量子力学的内容去解决。所以每一种软件都是在某一类问题边界范围内对问题进行描述。软件较多也是自然的事情。

    学习方法:以点突破,横向扩展,纵向深入

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    制造工序工序简介硅片制造:IC设计芯片制造前道工序封装测试 工序简介 半导体制造分为4个工序:硅片制造–>IC设计–>芯片制造前道工序–>封装测试 硅片制造: 原料是石英矿石,主要成分是二氧化硅...

    芯片简介

    1. 种类
      (1)按照性质:数字,模拟芯片
      (2)按照用途:计算机,家电,手机,医疗,汽车等
      (3)功能:
         [1] 思考功能:CPU,NPU,DSP,FPGA,AI;>   [2] 感知功能:MEME,sensor
         [3] 传递功能:蓝牙,wifi
         [4] 功能:电源芯片
    2. PN 结:具有单向导电性
      (1)N型半导体(Negative,电子带负电荷):掺入少量杂质磷/锑元素的硅/锗晶体,N型半导体含电子浓度较高,其导电性主要是因为自由电子导电。
      (2)P型半导体(Positive,空穴带正电):掺入少量杂质硼/铟元素的硅/锗晶体中,P型半导体含有较高浓度的“空穴”(“相当于”正电荷),成为能够导电的物质。
      (3)PN结是由一个N型掺杂区和一个P型掺杂区紧密接触所构成的,其接触界面称为冶金结界面
      在这里插入图片描述

    工序简介

    1. 半导体制造分为4个工序:硅片制造–>IC设计–>芯片制造前道工序–>封装测试
      在这里插入图片描述
    2. 芯片制造过程中几大重要的步骤:氧化、沉积、光刻、蚀刻、离子注入/扩散等
      在这里插入图片描述

    硅片制造

    生产流程

    在这里插入图片描述

    1. 原料是石英矿石,主要成分是二氧化硅(SiO2)。
    2. 硅锭制作:
      (1)坩埚(矿热炉,电弧电炉),通常直径12m,材质为石墨,中间两根3m长的石墨电极用来加热,石墨熔点为3800摄氏度
      (2)(60吨硅石 + 25吨煤炭和木屑) — 2000摄氏度 —> 硅液 — 冷凝 —> 98–99纯度的硅锭
         [1] 主反应(1800摄氏度)––> si与co,
         [2] 次反应(1400摄氏度)––> sic(第三代半导体,功率元器件)
         [3] sic + sio2 ––> si 与 co
    3. 工业硅的提纯: 借助 氯化氢 气体提纯
      (1)(因西门子提出也叫西门子法)硅锭粉碎成渣在325度高温与 氯化氢 发生反应 ––> H2与 SiHCl3,(杂质:三氯化铁,三氯化铝,四氯化硅等气体),利用气体不同沸点可通过冷凝器和蒸馏塔对温度的控制分离出沸点较低的三氯化硅
      (2)三氯化硅还原为硅: 在1100摄氏度高温环境下通过氢气生成si,氯化氢,四氯化硅。在这个温度下,只有硅是固态的,所以可以看到黑色的硅慢慢生长出来,大约一周可以积累经验250kg硅棒(精度6个9)
      (3)属于多晶硅,晶体框架结构不均匀,整体由众多不规则的小晶体构成,可用于光伏产业(精度要求6个9)
    4. 多晶硅到单晶硅: 主流是 柴可拉斯基法,又称直拉法,提拉法(精度11个9)
      (1)石英材质的坩埚中加热熔化上一步获得的高纯度多晶硅,石英熔点1700, 硅熔点1400,这里温度控制在略高于硅的熔点,然后将一小条晶种作为种子(细小的单晶硅)浸入熔液,缓慢向上旋转提拉形成单晶硅,切成薄片成为芯片原材料
      (2)8英寸晶原需拉细点的硅棒, 12英寸需拉的粗点,越大分摊成本越低
    5. 切割打磨倒角
      (1)直径滚磨: 硅锭经切割头锥、尾锥、以及切段后的质量检查后开始处理,工艺包括首先精准对位晶段,然后对切段的晶体柱面进行研磨以达到所需的直径尺寸,最后是添加晶向标记,对于大尺寸的晶圆,一般是柱面磨削出一道凹槽作为定位槽(Notch),对于小尺寸的一般磨削出平边作为定位边(Flat)。
         [1] 定位槽/定位边的意义:帮助后续工序确定晶圆Wafer的摆放位置,为了定位,也标明了单晶生长的晶向。对后续的切割,及测试都比较方便。而且切割位置在边缘,大多也是本不能用的区域。
      (2)切割: 将硅棒切割成具有精确几何尺寸的薄硅片,此过程中产生的硅粉采用水淋,会产生废水和硅渣。同时切片决定了wafer的几个特性:厚度、斜度、平行度、翘度。常用的硅片切割方法为外圆切割、内圆切割和金刚砂线切割。
      (3)倒角:磨去wafer周围锋利的棱角,目的有以下三个:防止wafer边缘破裂、防止热应力造成的损伤、增加外延层以及光刻胶在wafer边缘的平坦度。
         [1] 一般加工后边缘表面一边呈现圆弧形(R-type)或T形(T-type)。
      在这里插入图片描述
    6. 刻蚀研磨清洗
      (1)研磨:为了去除表面的刀痕;消除损伤层;提高平整度,使wafer薄厚均匀;增加表面平坦度等。现阶段的研磨方式分为双面研磨和表面磨削。
      (2)化学腐蚀:经过切片、研磨等机械加工之后,其表面会因机械加工产生的应力而形成有一定深度的机械应力损伤层,而且表面会有金属离子污染等。这种通常需要通过化学腐蚀工艺来消除这些影响。目的在于在一定浓度和一定温度下的酸或者碱溶液与硅晶片发生化学反应,从而达到在硅片表面形成均匀的化学薄膜。
         [1] 化学腐蚀的厚度去除总量一般约为30-50μm。
         [2] 常采用的化学腐蚀有酸腐蚀或者碱腐蚀。
         [3] 可以大大消除晶圆背面研磨所产生之应力及损伤层,进而增加晶圆强度
      在这里插入图片描述
      (3)抛光: 抛光的目标是除去表面细微的损伤层,得到高平整度的光滑表面。抛光的方法有机械抛光和化学机械抛光两大类,机械抛光效率太低,而且耗材量大。化学机械抛光的速度就大有提高,表面质量也有所改善。
      (4)清洗: Wafer经历以上加工工序,中间接触了抛光剂、研磨料等各种化学试剂及微粒的污染,最后需要将这些杂质清除干净。Wafer清洗均使用湿式化学清洗法,最广泛的湿式化学清洗技术是RCA清洗法。
    7. 晶圆评估: 需要根据用户指定的一些参数对晶圆进行检查

    行业壁垒

    1. 主要壁垒:技术壁垒,认证壁垒,设备壁垒和资金壁垒。
    2. 技术壁垒
      (1)尺寸大小,抛光片厚度,硅片的翘曲度,电阻率,弯曲度,表面金属残余量
      (2)最基本参数是纯度,是主要技术壁垒,先进制程的硅片要求在9N(99.9999999%)-11N左右
      (3)硅片是高度定制产品;根据需求设计和制造不同的硅片
         [1] 硅片不是通用型产品,无法复制。
         [2] 大硅片在各个晶圆代工厂的规格完全不同
         [3] 各个终端产品的用途不同对硅片的要求规格也不同
    3. 认证壁垒
      (1)认证流程
         [1] 提供硅片进行试生产(大多数用在测试片),而不是晶圆量产片
         [2] 通过测试片会小批量试生产量产片
         [3] 通过内部认证后会将产品送至下游客户处
         [4] 客户认证后会对硅片供应商进行最终认证,签订合同
         [5] 新供应商的认证周期最短也需要12-18个月
      (2)硅片供应商和晶圆制造商的粘性较大,新晋供应商打破粘性的难度较大
    4. 设备壁垒
      (1)制造硅片的核心设备是单晶炉,可谓是硅片中的“光刻机”。
      (2)国际主流硅片厂商的单晶炉都是自己制造,其他硅片厂商无法购买。
      (3)其他主要的硅片厂商都有独立单晶炉供货商,并且签订严格的保密协定,导致外界硅片厂商无法购买(高规格单晶炉)
    5. 资金壁垒
      (1)制造工艺复杂,需要购买先进,昂贵的生产设备
      (2)需要根据客户的不同需求不断进行修改和调试。
      (3)晶圆厂对于硅片的认证周期较长,这期间需要持续投入

    IC设计

    设计流程

    在这里插入图片描述

    1. 设计过程分为两个部分(涉及工艺有关的设计可称为后端设计)
      (1)前端设计(也称逻辑设计)
      (2)后端设计(也称物理设计)
    1. 前端设计的主要流程:
      (1)规格制定(芯片规格,功能列表)
         [1] 客户向芯片设计公司(Fabless, 无晶圆设计公司) 提出的设计要求
         [2] 包括芯片的具体功能和性能方面的要求。
      (2)详细设计, Fabless根据客户提出的规格要求, 拿出设计解决方案和具体实现架构,划分模块功能。
      (3)HDL编码
         [1] 硬件描述语言(VHDL,Verilog HDL), 业界公司一般用后者
         [2] 使用硬件描述语言将模块功能以代码来描述实现,也就是将实际的硬件电路功能通过HDL语言描述出来,形成RTL(寄存器传输级)代码。
      (4)仿真验证,检验编码设计的正确性
         [1] 检验的标准就是(1)制定的规格,是否精确实现
         [2] 设计和仿真验证是反复迭代的过程,直到验证结果显示完全符合规格标准。
         [3] 仿真验证工具:Modelsim(Mentor), VCS(Synopsys) 可以对RTL级的代码进行设计验证.
         [4] 该部分称为前仿真,逻辑综合后再一次进行的仿真可称为后仿真。
      (5)逻辑综合(Design Compiler)
         [1] 逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。
         [2] 综合需要设定约束条件,是希望综合出来的电路在面积,时序等目标参数上达到的标准。
         [3] 逻辑综合需要基于特定的综合库,不同的库中,门电路基本标准单元的面积,时序参数是不一样的。所以,选用的综合库不一样,综合出来的电路在时序,面积上是有差异的。
      (6)STA(静态时序分析),属于验证范畴
         [1] 主要是在时序上对电路进行验证,检查电路是否存在建立时间和保持时间的违例。
         [2] 是数字电路基础知识,一个寄存器出现这两个时序违例时,是无法正确采样和输出数据,所以以寄存器为基础的数字芯片功能肯定会出现问题
      (7)形式验证,属于验证范畴
         [1] 是从功能上(STA是时序)对综合后的网表进行验证。
    1. 后端设计流程 :
      (1)DFT(可测性设计)目的是在设计的时候就考虑将来的测试
      (2)布局规划(FloorPlan),放置芯片的宏单元模块,在总体上确定各种功能电路的摆放位置,如IP模块,RAM,I/O引脚等。
         [1] 布局规划能直接影响芯片最终的面积
      (3)TS(时钟树综合),时钟的布线
         [1] 由于时钟信号在数字芯片的全局指挥作用,它的分布应该是对称式的连到各个寄存器单元,从而使时钟从同一个时钟源到达各个寄存器时,时钟延迟差异最小。
      (4)布线(Place & Route),普通信号布线
         [1] 包括各种标准单元(基本逻辑门电路)之间的走线。听到的0.13um,90nm工艺实际上就是这里金属布线可以达到的最小宽度,从微观上看就是MOS管的沟道长度。
      (5)寄生参数提取
         [1] 分析信号完整性问题, 避免导致信号失真错误
         [2] 原因:相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声,串扰和反射。这些效应会产生信号完整性问题,导致信号电压波动和变化
      (6)版图物理验证,对完成布线的物理版图进行功能和时序上的验证
         [1] 物理版图以GDSII的文件格式交给芯片代工厂
    1. 芯片设计公司
      在这里插入图片描述
    2. 芯片架构
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    行业壁垒

    1. IC设计行业属于技术和资本密集型相结合的行业。
    2. 技术壁垒
      (1)IC对可靠性、稳定性、集成度等性能指标有较高的要求。复杂的系统需提供从芯片、应用电路到系统软件等全方位的技术支持。IC设计公司既需要熟练掌握各种元器件的应用特性和配套的软硬件技术,也需要熟悉产品应用的技术背景、系统集成接口、生产工艺、现场环境等各种关键特性,这些都以技术积累和行业经验为基础。
      (2)IC的设计和生产技术发展迅速,在开发和生产过程中,需紧追国际上先进技术和工艺的发展趋势,针对工艺进行优化设计和生产安排,才能在竞争中占据优势。
    3. 资金和规模壁垒
      (1)IC设计企业的产品必须达到一定的资金规模和业务规模,才能通过规模效应获得生存和发展的空间。IC设计行业量产标准较高,存在较高规模经济标准。芯片研发投入极大,单位售价较低,因此销售数量需高达上百万颗才能实现盈亏平衡。
      (2)由于电子产品市场变化快、IC设计研发周期长及成功的不确定性较大,经常出现设计周期长拖垮公司,或设计的产品已不满足目标市场的要求等局面。因此,资金和规模是本行业的重要壁垒。
    4. 人才壁垒

    芯片制造&&封装测试

    制造流程

    在这里插入图片描述

    1. 前道工艺分两部分:晶圆处理,晶圆针测
      (1)晶圆处理制程:主要在晶圆上制作电路与电子元件(电晶体/电容体/逻辑闸等)
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      (2)晶圆针测制程:通过针测仪器以测试其电气特性,不合格会标记
    2. 光刻
      (1)第一次光刻(N+埋层扩散孔)
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      (2)外延层淀积:气相外延生长硅(VPE),氧化
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      (3)第二次光刻(P+隔离扩散孔)
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      (4)第三次光刻(P型基区扩散孔)
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      (5)第四次光刻(N+发射区扩散孔)
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      (6)第五次光刻(引线接触孔)
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      (7)第六次光刻(金属画内连线:反刻铝)
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    3. 清洗技术
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    4. 光学显影
      (1)在感光胶上经过曝光和显影的程序,把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。主要包含感光胶涂布,烘烤,光罩对准,曝光和显影等程序
      (2)曝光方式:紫外线,X射线,电子束,极紫外
    5. 蚀刻技术
      (1)将材料使用化学反应物理撞击作用而移除的技术
      (2)湿蚀刻(化学溶液)
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      (3)干蚀刻(电浆蚀刻)
    6. 沉积
      (1)化学气相沉积(CVD): 将两种或两种以上的气态原材料导入反应室内,相互之间发生化学反应,形成一种新的材料,沉积到晶片表面上。
         [1] 用于沉积大范围的绝缘材料、大多数金属材料和金属合金材料。
         [2] 常见CVD薄膜:二气化硅(氧化层),氮化硅,多晶硅等
      (2)物理气相沉积(PVD): 指在真空条件下,用物理的方法使材料沉积在被镀工件上的薄膜制备技术。
         [1] 主要分为三类:真空蒸发镀膜、真空溅射镀和真空离子镀膜
    7. 离子植入:可将掺质以离子型态植入半导体组件的特定区域上,以获得精确的电子特性,离子必须先被加速至具有足够能量与速度,以穿透(植入)薄膜,到达预定的植入深度。
    8. 化学机械抛光:是化学腐蚀作用和机械去除作用相结合的加工技术,是机械加工中唯一可以实现表面全局平坦化的技术。利于后续薄膜沉积。
    9. 光罩检测:光罩是高精密度的石英平板,是用来制作晶圆上电子电路图像,以利集成电路的制作。光罩检测机台是结合影像扫描技术与先进的影像处理技术,捕捉图像上的缺失。

    封装测试

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    1. 晶片切割: 将前制程加工完成晶圆的一颗颗的晶粒切割分离。
    2. 焊线
      (1)IC构装制程是利用塑胶或陶瓷包装晶粒与配线以成集成电路, 目的是为了制造出电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。
    3. 封胶: 目的为防止湿气由外部侵入、以机械方式支持导线、内部产生热量之去除及提供能够手持之形体。
      (1) 过程: 将导线架置于框架上并预热,再将框架置于压模机上的构装模上,再以树脂充填并待硬化。
    4. 剪切/成形
      (1) 剪切: 目的为将导线架上构装完成之晶粒独立分开,并把不需要的连接用材料及部份凸出之树脂切除。
      (2) 成形: 目的是将外引脚压成各种预先设计好的形状,以便于装置于电路版上使用。
    5. 测试和检验: 保证封装好芯片的质量,保证其良率。
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    行业壁垒

    1. 简介: 是技术密集型和资本密集型相结合的行业,在技术、人才、客户资源、资金、产业整合方面存在较高的进入壁垒.
    2. 技术壁垒:
      (1) 涵盖多门学科,包括计算机、自动化、通信、电子和微电子等,为典型的技术密集、知识密集的高科技行业.
      (2) 可靠性、稳定性和一致性要求较高
      (3) 芯片产品持续迭代升级,测试设备也需应对不断提高的测试参数和功能以及效率要求。
    3. 人才壁垒
      (1) 研发人员: 不仅需要多领域专业知识,还需要经过多年的实践工作并在资深技术人员的“传、帮、带”下,才能完成知识储备和从业经验;
      (2) 管理人才: 需要具备丰富的从业经验,熟悉产业的运作规律,把握行业的周期起伏,才能指定符合企业发展阶段的发展战略;
      (3) 市场拓展和销售人才:也需具备相当的技术基础和丰富的行业经验,以便能够及时、准确传递公司产品技术特点和客户的技术要求,成熟销售人员的培养周期长。
    4. 资金和规模壁垒
      (1) 保持技术的先进性、工艺的领先性和产品的市场竞争力,在技术研发方面的资金投入越来越大。
      (2) 企业的产品必须达到一定的资金规模和业务规模,才能获得生存和发展的空间
      (3) 从研发项目立项、试产、验证、优化、市场推广到销售的各个环节都需要投入较高人力成本和研发费用。
      (4) 半导体产品类别众多,市场变化快、性能参数不尽相同,需现金流支持企业长期的研发投入和长周期的客户认证投入。
    5. 产业协同壁垒
      (1) 在 Fabless 模式下,产业协同壁垒主要体现在测试设备企业、半导体上游设计企业、晶圆制造企业及封装测试企业等建立稳定紧密的合作关系。在产业协同的大背景下,企业前期的投入较大,协同积累需要相当时间。
      (2) 市场先进入者已建立并稳定运营的产业协同将构成其进入本行业的一大壁垒。
    6. 客户资源壁垒
      (1) 客户资源积累需要长时间市场耕耘,在获得订单前,认证的周期较长,客户认证周期为 6-36 个月.
    7. 芯片制造&测试&封装公司
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    九大核心设备

    1. 九大设备
      (1)设备:氧化扩散机,薄膜沉积设备,光刻机,涂胶显影机,刻蚀机,离子注入机,CMP抛光设备,检测设备,清洗机
      (2)前道设备市场规模上升得益于芯片材料/结构/工艺趋向复杂
         [1] 材料种类:Poly-Si,钨,铝–> 钨,铜–> 钨,铜,钴 --> 新材料
         [2] 结构技术: 2D平面结构–> FinFet 结构 --> GAAFet 结构
         [3] 制程工艺:光刻技术–> 多重图形工艺–> 深紫外线EUV+ 多重图形工艺
      (3)摩尔定律延续(Soc + SiP)
         [1] 半导体距离制程微缩的极限不远,通道前道设备来提高电晶体密度
      >   [2] 3D 芯片制造技术
         [2] Soc 系统级芯片:鳍式电晶体FET是实现7nm下的关键技术
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         [3] 3D芯片制造技术:从IC设计角度集成三维结构芯片提升效能
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         [4] SiP系统性封装:从封装角度提升芯片性能的关键技术
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      (4)企业与份额
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      (5)国内设备企业与制程
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    2. 光刻/刻蚀/CVD三项设备
      (1)市场规模最大
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      (2)关键技术节点
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      (3)光刻机
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         [1] 设备单价和结构示意图
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         [2] 设备核心零部件:光源,物镜,精密控制系统
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         [3] ArF沉浸式紫外光(14nm)至EUV极紫外光(< 10nm

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    (4)芯片制程微缩趋势下,投资和难度提升最大
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    1. PVD/清洗/量测设备市场规模位于第二梯队
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    参考文档

    (1)数字IC设计全流程介绍
    (2)IC企业描述
    (3)核心设备介绍
    (4)半导体前道设备行业研究
    (5)芯片基本制造工艺

    展开全文
  • 近几年人们制造LED晶粒/芯片过程中首先在衬底上制作氮化镓(GaN)基的晶圆(外延片),晶圆所需的材料源(碳化硅SiC)和各种高纯的气体如氢气H2或氩气Ar等惰性气体作为载体之后,按照制程的要求就可以逐步把晶圆做好。...
  • 芯片生产流程

    千次阅读 多人点赞 2021-08-13 16:43:56
    每个半导体产品的制造都需要数百个工艺,泛林集团将整个制造过程分为八个步骤:晶圆加工-氧化-光刻-刻蚀-薄膜沉积-互连-测试-封装。

    每个半导体产品的制造都需要数百个工艺,泛林集团将整个制造过程分为八个步骤:晶圆加工-氧化-光刻-刻蚀-薄膜沉积-互连-测试-封装。

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    一、晶圆加工

            所有半导体工艺都始于一粒沙子!因为沙子所含的硅是生产晶圆所需要的原材料。晶圆是将硅(Si)或砷化镓(GaAs)制成的单晶柱体切割形成的圆薄片。要提取高纯度的硅材料需要用到硅砂,一种二氧化硅含量高达95%的特殊材料,也是制作晶圆的主要原材料。晶圆加工就是制作获取上述晶圆的过程。

    1、铸锭 

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            首先需将沙子加热,分离其中的一氧化碳和硅,并不断重复该过程直至获得超高纯度的电子级硅(EG-Si)。高纯硅熔化成液体,进而再凝固成单晶固体形式,称为“锭”,这就是半导体制造的第一步。硅锭(硅柱)的制作精度要求很高,达到纳米级,其广泛应用的制造方法是提拉法。

    2、 锭切割

            前一个步骤完成后,需要用金刚石锯切掉铸锭的两端,再将其切割成一定厚度的薄片。锭薄片直径决定了晶圆的尺寸,更大更薄的晶圆能被分割成更多的可用单元,有助于降低生产成本。切割硅锭后需在薄片上加入“平坦区”或“凹痕”标记,方便在后续步骤中以其为标准设置加工方向。

    3、晶圆表面抛光

            通过上述切割过程获得的薄片被称为“裸片”,即未经加工的“原料晶圆”。裸片的表面凹凸不平,无法直接在上面印制电路图形。因此,需要先通过研磨和化学刻蚀工艺去除表面瑕疵,然后通过抛光形成光洁的表面,再通过清洗去除残留污染物,即可获得表面整洁的成品晶圆。

    二、氧化

            氧化过程的作用是在晶圆表面形成保护膜。它可以保护晶圆不受化学杂质影响、避免漏电流进入电路、预防离子植入过程中的扩散以及防止晶圆在刻蚀时滑脱。

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            氧化过程的第一步是去除杂质和污染物,需要通过四步去除有机物、金属等杂质及蒸发残留的水分。清洁完成后就可以将晶圆置于800至1200摄氏度的高温环境下,通过氧气或蒸气在晶圆表面的流动形成二氧化硅(即“氧化物”)层。氧气扩散通过氧化层与硅反应形成不同厚度的氧化层,可以在氧化完成后测量它的厚度。

    1、干法氧化和湿法氧化

            根据氧化反应中氧化剂的不同,热氧化过程可分为干法氧化和湿法氧化,前者使用纯氧产生二氧化硅层,速度慢但氧化层薄而致密,后者需同时使用氧气和高溶解度的水蒸气,其特点是生长速度快但保护层相对较厚且密度较低。

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            除氧化剂以外,还有其他变量会影响到二氧化硅层的厚度。首先,晶圆结构及其表面缺陷和内部掺杂浓度都会影响氧化层的生成速率。此外,氧化设备产生的压力和温度越高,氧化层的生成就越快。在氧化过程,还需要根据单元中晶圆的位置而使用假片,以保护晶圆并减小氧化度的差异。

    三、光刻

            光刻是通过光线将电路图案“印刷”到晶圆上,我们可以将其理解为在晶圆表面绘制半导体制造所需的平面图。电路图案的精细度越高,成品芯片的集成度就越高,必须通过先进的光刻技术才能实现。具体来说,光刻可分为涂覆光刻胶、曝光和显影三个步骤。

    1、涂覆光刻胶

            在晶圆上绘制电路的第一步是在氧化层上涂覆光刻胶。光刻胶通过改变化学性质的方式让晶圆成为“相纸”。晶圆表面的光刻胶层越薄,涂覆越均匀,可以印刷的图形就越精细。这个步骤可以采用“旋涂”方法。

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            根据光(紫外线)反应性的区别,光刻胶可分为两种:正胶和负胶,前者在受光后会分解并消失,从而留下未受光区域的图形,而后者在受光后会聚合并让受光部分的图形显现出来。

    2、曝光

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            在晶圆上覆盖光刻胶薄膜后,就可以通过控制光线照射来完成电路印刷,这个过程被称为“曝光”。我们可以通过曝光设备来选择性地通过光线,当光线穿过包含电路图案的掩膜时,就能将电路印制到下方涂有光刻胶薄膜的晶圆上。

            在曝光过程中,印刷图案越精细,最终的芯片就能够容纳更多元件,这有助于提高生产效率并降低单个元件的成本。在这个领域,目前备受瞩目的新技术是EUV光刻。

    3、显影

            曝光之后的步骤是在晶圆上喷涂显影剂,目的是去除图形未覆盖区域的光刻胶,从而让印刷好的电路图案显现出来。显影完成后需要通过各种测量设备和光学显微镜进行检查,确保电路图绘制的质量。

    四、刻蚀

            在晶圆上完成电路图的光刻后,就要用刻蚀工艺来去除任何多余的氧化膜且只留下半导体电路图。要做到这一点需要利用液体、气体或等离子体来去除选定的多余部分。

            刻蚀的方法主要分为两种,取决于所使用的物质:使用特定的化学溶液进行化学反应来去除氧化膜的湿法刻蚀,以及使用气体或等离子体的干法刻蚀

    1、湿法刻蚀

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            使用化学溶液去除氧化膜的湿法刻蚀具有成本低、刻蚀速度快和生产率高的优势。然而,湿法刻蚀具有各向同性的特点,即其速度在任何方向上都是相同的。这会导致掩膜(或敏感膜)与刻蚀后的氧化膜不能完全对齐,因此很难处理非常精细的电路图

    2、干法刻蚀

            干法刻蚀可分为三种不同类型。

            1)化学刻蚀,

            其使用的是刻蚀气体(主要是氟化氢)。和湿法刻蚀一样,这种方法也是各向同性的,这意味着它也不适合用于精细的刻蚀。

            2)物理溅射

            即用等离子体中的离子来撞击并去除多余的氧化层。作为一种各向异性的刻蚀方法,溅射刻蚀在水平和垂直方向的刻蚀速度是不同的,因此它的精细度也要超过化学刻蚀。但这种方法的缺点是刻蚀速度较慢,因为它完全依赖于离子碰撞引起的物理反应。

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    3)反应离子刻蚀(RIE)

            RIE结合了前两种方法,即在利用等离子体进行电离物理刻蚀的同时,借助等离子体活化后产生的自由基进行化学刻蚀。除了刻蚀速度超过前两种方法以外,RIE可以利用离子各向异性的特性,实现高精细度图案的刻蚀。

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            如今干法刻蚀已经被广泛使用,以提高精细半导体电路的良率。保持全晶圆刻蚀的均匀性并提高刻蚀速度至关重要,当今最先进的干法刻蚀设备正在以更高的性能,支持最为先进的逻辑和存储芯片的生产。

    五、 薄膜沉积

            为了创建芯片内部的微型器件,我们需要不断地沉积一层层的薄膜并通过刻蚀去除掉其中多余的部分,另外还要添加一些材料将不同的器件分离开来。每个晶体管或存储单元就是通过上述过程一步步构建起来的。我们这里所说的“薄膜”是指厚度小于1微米(μm,百万分之一米)、无法通过普通机械加工方法制造出来的“膜”。将包含所需分子或原子单元的薄膜放到晶圆上的过程就是“沉积”。

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            要形成多层的半导体结构,我们需要先制造器件叠层,即在晶圆表面交替堆叠多层薄金属(导电)膜和介电(绝缘)膜,之后再通过重复刻蚀工艺去除多余部分并形成三维结构。可用于沉积过程的技术包括化学气相沉积 (CVD)、原子层沉积 (ALD) 和物理气相沉积 (PVD),采用这些技术的方法又可以分为干法和湿法沉积两种。

    1、化学气相沉积

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            在化学气相沉积中,前驱气体会在反应腔发生化学反应并生成附着在晶圆表面的薄膜以及被抽出腔室的副产物。

            等离子体增强化学气相沉积则需要借助等离子体产生反应气体。这种方法降低了反应温度,因此非常适合对温度敏感的结构。使用等离子体还可以减少沉积次数,往往可以带来更高质量的薄膜。

    2、原子层沉积

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            原子层沉积通过每次只沉积几个原子层从而形成薄膜。该方法的关键在于循环按一定顺序进行的独立步骤并保持良好的控制。在晶圆表面涂覆前驱体是第一步,之后引入不同的气体与前驱体反应即可在晶圆表面形成所需的物质。

    3、物理气相沉积

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            顾名思义,物理气相沉积是指通过物理手段形成薄膜。溅射就是一种物理气相沉积方法,其原理是通过氩等离子体的轰击让靶材的原子溅射出来并沉积在晶圆表面形成薄膜

            在某些情况下,可以通过紫外线热处理 (UVTP) 等技术对沉积膜进行处理并改善其性能。

    六、互连

            半导体的导电性处于导体与非导体(即绝缘体)之间,这种特性使我们能完全掌控电流。通过基于晶圆的光刻、刻蚀和沉积工艺可以构建出晶体管等元件,但还需要将它们连接起来才能实现电力与信号的发送与接收。

            金属因其具有导电性而被用于电路互连。用于半导体的金属需要满足以下条件:

    • 低电阻率:由于金属电路需要传递电流,因此其中的金属应具有较低的电阻。
    • 热化学稳定性:金属互连过程中金属材料的属性必须保持不变。
    • 高可靠性:随着集成电路技术的发展,即便是少量金属互连材料也必须具备足够的耐用性。
    • 制造成本:即使已经满足前面三个条件,材料成本过高的话也无法满足批量生产的需要。

            互连工艺主要使用铝和铜这两种物质。

    1、铝互连工艺

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            铝互连工艺始于铝沉积、光刻胶应用以及曝光与显影,随后通过刻蚀有选择地去除任何多余的铝和光刻胶,然后才能进入氧化过程。前述步骤完成后再不断重复光刻、刻蚀和沉积过程直至完成互连。

            除了具有出色的导电性,铝还具有容易光刻、刻蚀和沉积的特点。此外,它的成本较低,与氧化膜粘附的效果也比较好。其缺点是容易腐蚀且熔点较低。另外,为防止铝与硅反应导致连接问题,还需要添加金属沉积物将铝与晶圆隔开,这种沉积物被称为“阻挡金属”。

            铝电路是通过沉积形成的。晶圆进入真空腔后,铝颗粒形成的薄膜会附着在晶圆上。这一过程被称为“气相沉积 (VD) ”,包括化学气相沉积和物理气相沉积。

    2、铜互连工艺

            随着半导体工艺精密度的提升以及器件尺寸的缩小,铝电路的连接速度和电气特性逐渐无法满足要求,为此我们需要寻找满足尺寸和成本两方面要求的新导体。铜之所以能取代铝的第一个原因就是其电阻更低,因此能实现更快的器件连接速度。其次铜的可靠性更高,因为它比铝更能抵抗电迁移,也就是电流流过金属时发生的金属离子运动。

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            但是,铜不容易形成化合物,因此很难将其气化并从晶圆表面去除。针对这个问题,我们不再去刻蚀铜,而是沉积和刻蚀介电材料,这样就可以在需要的地方形成由沟道和通路孔组成的金属线路图形,之后再将铜填入前述“图形”即可实现互连,而最后的填入过程被称为“镶嵌工艺”。

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            随着铜原子不断扩散至电介质,后者的绝缘性会降低并产生阻挡铜原子继续扩散的阻挡层。之后阻挡层上会形成很薄的铜种子层。到这一步之后就可以进行电镀,也就是用铜填充高深宽比的图形。填充后多余的铜可以用金属化学机械抛光 (CMP) 方法去除,完成后即可沉积氧化膜,多余的膜则用光刻和刻蚀工艺去除即可。前述整个过程需要不断重复直至完成铜互连为止。

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    通过上述对比可以看出,铜互连和铝互连的区别在于,多余的铜是通过金属CMP而非刻蚀去除的

    七、测试

            测试的主要目标是检验半导体芯片的质量是否达到一定标准,从而消除不良产品、并提高芯片的可靠性。另外,经测试有缺陷的产品不会进入封装步骤,有助于节省成本和时间。电子管芯分选 (EDS) 就是一种针对晶圆的测试方法

            EDS是一种检验晶圆状态中各芯片的电气特性并由此提升半导体良率的工艺。EDS可分为五步,具体如下 :

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    1、电气参数监控 (EPM)

            EPM是半导体芯片测试的第一步。该步骤将对半导体集成电路需要用到的每个器件(包括晶体管、电容器和二极管)进行测试,确保其电气参数达标。EPM的主要作用是提供测得的电气特性数据,这些数据将被用于提高半导体制造工艺的效率和产品性能(并非检测不良产品)。

    2、晶圆老化测试

            半导体不良率来自两个方面,即制造缺陷的比率(早期较高)和之后整个生命周期发生缺陷的比率。晶圆老化测试是指将晶圆置于一定的温度和AC/DC电压下进行测试,由此找出其中可能在早期发生缺陷的产品,也就是说通过发现潜在缺陷来提升最终产品的可靠性

    3、检测

            老化测试完成后就需要用探针卡将半导体芯片连接到测试装置,之后就可以对晶圆进行温度、速度和运动测试以检验相关半导体功能。具体测试步骤的说明请见表格。

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    4、修补

            修补是最重要的测试步骤,因为某些不良芯片是可以修复的,只需替换掉其中存在问题的元件即可

    5、点墨

            未能通过电气测试的芯片已经在之前几个步骤中被分拣出来,但还需要加上标记才能区分它们。过去我们需要用特殊墨水标记有缺陷的芯片,保证它们用肉眼即可识别,如今则是由系统根据测试数据值自动进行分拣。

    八、封装

            经过之前几个工艺处理的晶圆上会形成大小相等的方形芯片(又称“单个晶片”)。下面要做的就是通过切割获得单独的芯片。刚切割下来的芯片很脆弱且不能交换电信号,需要单独进行处理。这一处理过程就是封装,包括在半导体芯片外部形成保护壳和让它们能够与外部交换电信号。整个封装制程分为五步,即晶圆锯切单个晶片附着互连成型封装测试

    1、晶圆锯切

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            要想从晶圆上切出无数致密排列的芯片,我们首先要仔细“研磨”晶圆的背面直至其厚度能够满足封装工艺的需要。研磨后,我们就可以沿着晶圆上的划片线进行切割,直至将半导体芯片分离出来。

            晶圆锯切技术有三种:刀片切割、激光切割和等离子切割。

    • 刀片切割是指用金刚石刀片切割晶圆,这种方法容易产生摩擦热和碎屑并因此损坏晶圆。
    • 激光切割的精度更高,能轻松处理厚度较薄或划片线间距很小的晶圆。
    • 等离子切割采用等离子刻蚀的原理,因此即使划片线间距非常小,这种技术同样能适用。

    2、单个晶片附着

            所有芯片都从晶圆上分离后,我们需要将单独的芯片(单个晶片)附着到基底(引线框架)上。基底的作用是保护半导体芯片并让它们能与外部电路进行电信号交换。附着芯片时可以使用液体或固体带状粘合剂。

    3、互连

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            在将芯片附着到基底上之后,我们还需要连接二者的接触点才能实现电信号交换。这一步可以使用的连接方法有两种:使用细金属线的引线键合和使用球形金块或锡块的倒装芯片键合。引线键合属于传统方法,倒装芯片键合技术可以加快半导体制造的速度。

    4、成型

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            完成半导体芯片的连接后,需要利用成型工艺给芯片外部加一个包装,以保护半导体集成电路不受温度和湿度等外部条件影响。根据需要制成封装模具后,我们要将半导体芯片和环氧模塑料 (EMC) 都放入模具中并进行密封。密封之后的芯片就是最终形态了。

    5、封装测试

            已经具有最终形态的芯片还要通过最后的缺陷测试。进入最终测试的全部是成品的半导体芯片。它们将被放入测试设备,设定不同的条件例如电压、温度和湿度等进行电气、功能和速度测试。这些测试的结果可以用来发现缺陷、提高产品质量和生产效率。

            随着芯片体积的减少和性能要求的提升,封装在过去数年间已经历了多次技术革新。面向未来的一些封装技术和方案包括将沉积用于传统后道工艺,例如晶圆级封装(WLP)、凸块工艺和重布线层 (RDL) 技术,以及用于前道晶圆制造的的刻蚀和清洁技术。

    1)晶圆级封装

            传统封装需要将每个芯片都从晶圆中切割出来并放入模具中。晶圆级封装(WLP)则是先进封装技术的一种, 是指直接封装仍在晶圆上的芯片。WLP的流程是先封装测试,然后一次性将所有已成型的芯片从晶圆上分离出来。与传统封装相比,WLP的优势在于更低的生产成本。

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    2)先进封装

    先进封装可划分为2D封装、2.5D封装和3D封装

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    更小的2D封装

            如前所述,封装工艺的主要用途包括将半导体芯片的信号发送到外部,而在晶圆上形成的凸块就是发送输入/输出信号的接触点。这些凸块分为扇入型(fan-in) 和扇出型 (fan-out) 两种,前者的扇形在芯片内部,后者的扇形则要超出芯片范围。我们将输入/输出信号称为I/O(输入/输出),输入/输出数量称为I/O计数。I/O计数是确定封装方法的重要依据。如果I/O计数低就采用扇入封装工艺。由于封装后芯片尺寸变化不大,因此这种过程又被称为芯片级封装 (CSP) 或晶圆级芯片尺寸封装 (WLCSP)。如果I/O计数较高,则通常要采用扇出型封装工艺,且除凸块外还需要重布线层 (RDL) 才能实现信号发送。这就是“扇出型晶圆级封装 (FOWLP)”。

    2.5D 封装

            2.5D封装技术可以将两种或更多类型的芯片放入单个封装,同时让信号横向传送,这样可以提升封装的尺寸和性能。最广泛使用的2.5D封装方法是通过硅中介层将内存和逻辑芯片放入单个封装。2.5D封装需要硅通孔 (TSV)、微型凸块和小间距RDL等核心技术。

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    3D 封装

            3D封装技术可以将两种或更多类型的芯片放入单个封装,同时让信号纵向传送。这种技术适用于更小和I/O计数更高的半导体芯片。TSV可用于I/O计数高的芯片,引线键合可用于I/O计数低的芯片,并最终形成芯片垂直排列的信号系统。3D封装需要的核心技术包括TSV和微型凸块技术。

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