原文：http://m.elecfans.com/article/719874.html
 
芯片是什么？芯片的具体设计流程又是什么？本文探讨的就是芯片在字面以外的意义，以及芯片是怎么被设计成的。
 
芯片
 
芯片，又称微电路（microcircuit）、微芯片（microchip）、集成电路（英语：integrated circuit, IC）。是指内含集成电路的硅片，体积很小，常常是计算机或其他电子设备的一部分。
 
芯片，英文为Chip；芯片组为Chipset。芯片一般是指集成电路的载体，也是集成电路经过设计、制造、封装、测试后的结果，通常是一个可以立即使用的独立的整体。“芯片”和“集成电路”这两个词经常混着使用，比如在大家平常讨论话题中，集成电路设计和芯片设计说的是一个意思，芯片行业、集成电路行业、IC行业往往也是一个意思。实际上，这两个词有联系，也有区别。集成电路实体往往要以芯片的形式存在，因为狭义的集成电路，是强调电路本身，比如简单到只有五个元件连接在一起形成的相移振荡器，当它还在图纸上呈现的时候，我们也可以叫它集成电路，当我们要拿这个小集成电路来应用的时候，那它必须以独立的一块实物，或者嵌入到更大的集成电路中，依托芯片来发挥他的作用；集成电路更着重电路的设计和布局布线，芯片更强调电路的集成、生产和封装。而广义的集成电路，当涉及到行业（区别于其他行业）时，也可以包含芯片相关的各种含义。
 
芯片也有它独特的地方，广义上，只要是使用微细加工手段制造出来的半导体片子，都可以叫做芯片，里面并不一定有电路。比如半导体光源芯片；比如机械芯片，如MEMS陀螺仪；或者生物芯片如DNA芯片。在通讯与信息技术中，当把范围局限到硅集成电路时，芯片和集成电路的交集就是在“硅晶片上的电路”上。芯片组，则是一系列相互关联的芯片组合，它们相互依赖，组合在一起能发挥更大的作用，比如计算机里面的处理器和南北桥芯片组，手机里面的射频、基带和电源管理芯片组。
 
芯片设计流程
 
芯片设计分为前端设计和后端设计，前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。
 
 
芯片的设计原理图
 
芯片设计之前端设计
 
1. 规格制定
         芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
 
2. 详细设计
 
        Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
 
3. HDL编码
 
        使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
 
4. 仿真验证
 
        仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。 设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
         仿真验证工具Synopsys的VCS，还有Cadence的NC-Verilog。
 
5. 逻辑综合――Design Compiler
 
        仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）。
         逻辑综合工具Synopsys的Design Compiler。
 
6. STA
 
        Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。
         STA工具有Synopsys的Prime Time。
 
7. 形式验证
 
        这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。
         形式验证工具有Synopsys的Formality。

         前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。
 
芯片设计之后端设计
 
1. DFT
         Design For Test，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。
         DFT工具Synopsys的DFT Compiler
 
2. 布局规划(FloorPlan)
 
        布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等。布局规划能直接影响芯片最终的面积。
         工具为Synopsys的Astro
 
3. CTS
 
        Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。
         CTS工具，Synopsys的Physical Compiler
 
4. 布线(Place & Route)
 
        这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。
         工具Synopsys的Astro
 
5. 寄生参数提取
 
        由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。
         工具Synopsys的Star-RCXT
 
6. 版图物理验证
 
        对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求， ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气 规则违例；等等。
         工具为Synopsys的Hercules

         实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题，在此不说了。

         物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以GDS II的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。
 
芯片设计之工艺文件
 
在芯片的设计重要设计环节，像综合与时序分析，版图绘制等都需要用到工艺库文件，而大家往往又对工艺文件缺乏认识，所以导致想自学一些芯片设计的东西就显得很困难。例如，没有工艺版图库文件，学习版图设计就是纸上谈兵。这篇文章主要介绍一下工艺库相关的知识。
 
工艺文件由芯片制造厂提供，所以概括性的了解国内和国际上有哪些芯片制造厂是很有必要的。国际上，主要有台积电，英特尔，三星等主要半导体制造商。国内，主要有中芯国际，华润上华，深圳方正等公司。这些公司都提供相关的工艺库文件，但前提是要与这些公司进行合作才能获取，这些工艺文件都属于机密性文件。
 
完整工艺库文件主要组成为：
 
1，模拟仿真工艺库，主要以支持spectre和hspice这两个软件为主，后缀名为scs——spectre使用，lib——hspice使用。
 
2，模拟版图库文件，主要是给cadence版图绘制软件用，后缀名为tf,drf。
 
3，数字综合库，主要包含时序库，基础网表组件等相关综合及时序分析所需要用到的库文件。主要是用于DC软件综合，PT软件时序分析用。
 
4，数字版图库，主要是给cadence encounter软件用于自动布局布线，当然自动布局布线工具也会用到时序库，综合约束文件等。
 
5，版图验证库，主要有DRC,LVS检查。有的是专门支持calibre,有的专门支持dracula,diva等版图检查工具用。每一种库文件都有相应的pdf说明文档。
 
反向设计会用到1，2，5等工艺库文件，3和4是不会用到了。正向设计（从代码开始设计的正向设计）则所有的文件都需要用到。由于工艺文件在芯片设计中占有极重要的位置，在每一个关键设计环节都要用到，再加上它的机密属性，所以网络上很难找到完整的工艺文件对于个人学习用，EETOP上有一份cadence公开的用于个人学习的工艺库文件可以方便大家学习，但似乎也是不完整的。
 
芯片设计之综合
 
什么是综合？综合就是将RTL级verilog代码用Design Compiler 工具 转换/映射成用基础门级单元表示的电路的过程。基础门级单元也就是平时我们学的与非门，或非门，寄存器之类的，只不过，这些门级单元已经做成了标准的单元库，我们可以直接使用软件来调用，而不需要自己调用门级单元来搭建电路。简单的来说，Design Compiler软件就是做翻译的工作——将代码翻译成实际电路，但又不仅仅是翻译这么简单，它涉及到电路的优化与时序约束，使之符合我们做制定的性能要求。       前文提到该软件是约束驱动型软件，那么约束从何而来？答案是，设计规格书。每一个芯片设计项目都会有一个项目规格说明书，这是在芯片设计之初，整体规划（见前文）的步骤中要制定好的。具体详细的约束要求需要在综合过程中仔细的斟酌决定。       综合的一般流程：
 
1，预综合过程；
 
2，施加设计约束过程；
 
3，设计综合过程；
 
4，后综合过程。       
 
PS，使用Design Compiler软件一个必备的条件是要学会使用DC TCL脚本。       
 
预综合过程。这部分主要是准备好综合过程所使用的库文件（包括工艺库、链接库、符号库、综合库）、设计输入文件，设置好环境参数。       
 
施加设计约束过程。这部分主要是用DC TCL脚本编写约束文件。具体的约束项目可以分为三大类：
 
a,面积约束，定义时钟，约束输入/输出路径；
 
b（环境属性）,约束输入驱动，约束输出负载，设置工作条件（最好、典型、最差情况），设置连线负载模型；
 
c（高级时钟约束）,对时钟的抖动、偏移、时钟源延迟，同步多时钟，异步时钟，多周期路径，这几类进行细致的约束。 
 
约束的内容具体就是这么多。一个详细的TCL脚本约束文件基本包含上述所有的约束。后面有一个约束范文。       
 
设计综合过程。主要是介绍电路模块设计规划（以利于更好的进行约束），Design Compiler综合优化的过程（三大优化阶段，结构级，逻辑级，门级），时序分析的具体过程等综合过程中的一些详细信息。       
 
后综合过程。综合完毕该怎么看结果，时序违反该如何解决？这就是后综合过程所要解决的问题。在综合之后，通过分析综合报告，可以得知此次的电路综合结果如何，根据不符合的要求，进行重新约束，甚至重新设计电路。在这个阶段特别值得一提的是综合预估，因为在写综合约束脚本的时候，需要确定约束条件，规格书一般不能够涉及到如此细节的部分，所以需要根据实际电路进行综合预估，这个步骤是在代码编写完之后，与验证同时进行的，目的在于大致估计电路是否符合要求，此时的预综合过程与正式的综合过成是一样的，但，要求会宽松许多，时序违反的要求大概为 10%-15%，也就是说电路即使有10%-15%的电路不满足时序也没有关系。       
 
综合约束过程是一个反复迭代的过程，需要多次设计预估，这样才能不断修正时序违反。范文：
 
# Set the current_design #
 
read_verilog {counter_pad.v counter.v} //读取设计文件
 
current_design Cnt10_PAD
 
link 
 
set_operating_conditions -max slow -max_library slow -min fast -min_library fast //设置工作条件
 
set_wire_load_mode enclosed  //设置连线负载模型
 
set_wire_load_model -name tsmc18_wl10 -library slow   //设置连线负载模型
 
set_local_link_library {slow.db fast.db}  //设置链接库
 
set_max_area 0  //设置面积
 
set_max_fanout 5 [get_ports reset_n] //设置最大扇出
 
set_max_fanout 4 [get_ports clk]  //设置最大扇出
 
set_max_fanout 4 [get_ports in_ena] //设置最大扇出
 
set_max_transition 0.3 [get_ports reset_n] //设置信号翻转时间
 
set_max_transition 0.3 [get_ports clk]//设置信号翻转时间
 
set_max_transition 0.5 [get_ports in_ena]//设置信号翻转时间 
 
create_clock [get_ports clk]  -period 10  -waveform. {0 5}//创建时钟
 
set_clock_latency 1  [get_clocks clk]//设置时钟源延时
 
set_clock_latency -source 1  [get_clocks clk]
 
set_clock_uncertainty -setup 0.5  [get_clocks clk]//设置时钟不确定度
 
set_clock_uncertainty -hold 0.4  [get_clocks clk]
 
set_dont_touch_network [get_clocks clk]//设置伪路径，不要约束
 
set_clock_transition -fall 0.3 [get_clocks clk]设置下降沿信号翻转时间
 
set_clock_transition -rise 0.3 [get_clocks clk]///设置上升沿沿信号翻转时间 
 
set_input_delay -clock clk  -max 3  [get_ports in_ena]//设置输入延时
 
set_output_delay -clock clk -max 4 [get_ports cnt]//设置输出延时
 
set_output_delay -clock clk -min 0.5 [get_ports cnt]
 
set_output_delay -clock clk  -max 4  [get_ports carry_ena]
 
set_output_delay -clock clk  -min 0.5  [get_ports carry_ena] 
 
compile//编译
 
report_timing -delay max > ./reports/pad_setup_rt.rpt//报告最大时序延时
 
report_timing -delay min > ./reports/pad_hold_rt.rpt//报告最小时序延时
 
report_constraint -verbose > ./reports/pad_rc.rpt
 
report_qor > ./reports/pad_rq.rpt 
 
remove_unconnected_ports -blast_buses [get_cells -hierarchical *]
 
set bus_inference_style. {%s[%d]}  
 
set bus_naming_style. {%s[%d]}
 
set hdlout_internal_busses true   
 
change_names -hierarchy -rule verilog
 
define_name_rules name_rule -allowed {a-z A-Z 0-9 _} -max_length 255 -type cell
 
define_name_rules name_rule -allowed {a-z A-Z 0-9 _[]} -max_length 255 -type net
 
define_name_rules name_rule -map {{"\\*cell\\*" "cell"}}
 
define_name_rules name_rule -case_insensitive
 
change_names -hierarchy -rules name_rule 
 
write -format verilog -hier -o ./outputs/pad_counter.sv
 
write -format ddc -hier -o ./outputs/pad_counter.ddc
 
write_sdc ./outputs/pad_counter.sdc
 
write_sdf ./outputs/pad_counter.sdf
 
总结
 
芯片设计的过程中是十分复杂，本文也是简单的将芯片设计流程梳理一遍，复杂的就不再赘述了。

每个半导体产品的制造都需要数百个工艺，泛林集团将整个制造过程分为八个步骤：晶圆加工-氧化-光刻-刻蚀-薄膜沉积-互连-测试-封装。
 
 
一、晶圆加工
 
        所有半导体工艺都始于一粒沙子！因为沙子所含的硅是生产晶圆所需要的原材料。晶圆是将硅(Si)或砷化镓(GaAs)制成的单晶柱体切割形成的圆薄片。要提取高纯度的硅材料需要用到硅砂，一种二氧化硅含量高达95%的特殊材料，也是制作晶圆的主要原材料。晶圆加工就是制作获取上述晶圆的过程。
 
1、铸锭 
 
 
        首先需将沙子加热，分离其中的一氧化碳和硅，并不断重复该过程直至获得超高纯度的电子级硅(EG-Si)。高纯硅熔化成液体，进而再凝固成单晶固体形式，称为“锭”，这就是半导体制造的第一步。硅锭（硅柱）的制作精度要求很高，达到纳米级，其广泛应用的制造方法是提拉法。
 
2、 锭切割
 
        前一个步骤完成后，需要用金刚石锯切掉铸锭的两端，再将其切割成一定厚度的薄片。锭薄片直径决定了晶圆的尺寸，更大更薄的晶圆能被分割成更多的可用单元，有助于降低生产成本。切割硅锭后需在薄片上加入“平坦区”或“凹痕”标记，方便在后续步骤中以其为标准设置加工方向。
 
3、晶圆表面抛光
 
        通过上述切割过程获得的薄片被称为“裸片”，即未经加工的“原料晶圆”。裸片的表面凹凸不平，无法直接在上面印制电路图形。因此，需要先通过研磨和化学刻蚀工艺去除表面瑕疵，然后通过抛光形成光洁的表面，再通过清洗去除残留污染物，即可获得表面整洁的成品晶圆。
 
二、氧化
 
        氧化过程的作用是在晶圆表面形成保护膜。它可以保护晶圆不受化学杂质影响、避免漏电流进入电路、预防离子植入过程中的扩散以及防止晶圆在刻蚀时滑脱。
 
 
        氧化过程的第一步是去除杂质和污染物，需要通过四步去除有机物、金属等杂质及蒸发残留的水分。清洁完成后就可以将晶圆置于800至1200摄氏度的高温环境下，通过氧气或蒸气在晶圆表面的流动形成二氧化硅（即“氧化物”）层。氧气扩散通过氧化层与硅反应形成不同厚度的氧化层，可以在氧化完成后测量它的厚度。
 
1、干法氧化和湿法氧化
 
        根据氧化反应中氧化剂的不同，热氧化过程可分为干法氧化和湿法氧化，前者使用纯氧产生二氧化硅层，速度慢但氧化层薄而致密，后者需同时使用氧气和高溶解度的水蒸气，其特点是生长速度快但保护层相对较厚且密度较低。
 
 
        除氧化剂以外，还有其他变量会影响到二氧化硅层的厚度。首先，晶圆结构及其表面缺陷和内部掺杂浓度都会影响氧化层的生成速率。此外，氧化设备产生的压力和温度越高，氧化层的生成就越快。在氧化过程，还需要根据单元中晶圆的位置而使用假片，以保护晶圆并减小氧化度的差异。
 
三、光刻
 
        光刻是通过光线将电路图案“印刷”到晶圆上，我们可以将其理解为在晶圆表面绘制半导体制造所需的平面图。电路图案的精细度越高，成品芯片的集成度就越高，必须通过先进的光刻技术才能实现。具体来说，光刻可分为涂覆光刻胶、曝光和显影三个步骤。
 
1、涂覆光刻胶
 
        在晶圆上绘制电路的第一步是在氧化层上涂覆光刻胶。光刻胶通过改变化学性质的方式让晶圆成为“相纸”。晶圆表面的光刻胶层越薄，涂覆越均匀，可以印刷的图形就越精细。这个步骤可以采用“旋涂”方法。
 
 
        根据光（紫外线）反应性的区别，光刻胶可分为两种：正胶和负胶，前者在受光后会分解并消失，从而留下未受光区域的图形，而后者在受光后会聚合并让受光部分的图形显现出来。
 
2、曝光
 
 
        在晶圆上覆盖光刻胶薄膜后，就可以通过控制光线照射来完成电路印刷，这个过程被称为“曝光”。我们可以通过曝光设备来选择性地通过光线，当光线穿过包含电路图案的掩膜时，就能将电路印制到下方涂有光刻胶薄膜的晶圆上。
 
        在曝光过程中，印刷图案越精细，最终的芯片就能够容纳更多元件，这有助于提高生产效率并降低单个元件的成本。在这个领域，目前备受瞩目的新技术是EUV光刻。
 
3、显影
 
        曝光之后的步骤是在晶圆上喷涂显影剂，目的是去除图形未覆盖区域的光刻胶，从而让印刷好的电路图案显现出来。显影完成后需要通过各种测量设备和光学显微镜进行检查，确保电路图绘制的质量。
 
四、刻蚀
 
        在晶圆上完成电路图的光刻后，就要用刻蚀工艺来去除任何多余的氧化膜且只留下半导体电路图。要做到这一点需要利用液体、气体或等离子体来去除选定的多余部分。
 
        刻蚀的方法主要分为两种，取决于所使用的物质：使用特定的化学溶液进行化学反应来去除氧化膜的湿法刻蚀，以及使用气体或等离子体的干法刻蚀。
 
1、湿法刻蚀
 
 
        使用化学溶液去除氧化膜的湿法刻蚀具有成本低、刻蚀速度快和生产率高的优势。然而，湿法刻蚀具有各向同性的特点，即其速度在任何方向上都是相同的。这会导致掩膜（或敏感膜）与刻蚀后的氧化膜不能完全对齐，因此很难处理非常精细的电路图。
 
2、干法刻蚀
 
        干法刻蚀可分为三种不同类型。
 
        1）化学刻蚀，
 
        其使用的是刻蚀气体（主要是氟化氢）。和湿法刻蚀一样，这种方法也是各向同性的，这意味着它也不适合用于精细的刻蚀。
 
        2）物理溅射
 
        即用等离子体中的离子来撞击并去除多余的氧化层。作为一种各向异性的刻蚀方法，溅射刻蚀在水平和垂直方向的刻蚀速度是不同的，因此它的精细度也要超过化学刻蚀。但这种方法的缺点是刻蚀速度较慢，因为它完全依赖于离子碰撞引起的物理反应。
 
 
3）反应离子刻蚀(RIE)
 
        RIE结合了前两种方法，即在利用等离子体进行电离物理刻蚀的同时，借助等离子体活化后产生的自由基进行化学刻蚀。除了刻蚀速度超过前两种方法以外，RIE可以利用离子各向异性的特性，实现高精细度图案的刻蚀。
 
 
        如今干法刻蚀已经被广泛使用，以提高精细半导体电路的良率。保持全晶圆刻蚀的均匀性并提高刻蚀速度至关重要，当今最先进的干法刻蚀设备正在以更高的性能，支持最为先进的逻辑和存储芯片的生产。
 
五、 薄膜沉积
 
        为了创建芯片内部的微型器件，我们需要不断地沉积一层层的薄膜并通过刻蚀去除掉其中多余的部分，另外还要添加一些材料将不同的器件分离开来。每个晶体管或存储单元就是通过上述过程一步步构建起来的。我们这里所说的“薄膜”是指厚度小于1微米（μm，百万分之一米）、无法通过普通机械加工方法制造出来的“膜”。将包含所需分子或原子单元的薄膜放到晶圆上的过程就是“沉积”。
 
 
 
        要形成多层的半导体结构，我们需要先制造器件叠层，即在晶圆表面交替堆叠多层薄金属（导电）膜和介电（绝缘）膜，之后再通过重复刻蚀工艺去除多余部分并形成三维结构。可用于沉积过程的技术包括化学气相沉积 (CVD)、原子层沉积 (ALD) 和物理气相沉积 (PVD)，采用这些技术的方法又可以分为干法和湿法沉积两种。
 
1、化学气相沉积
 
 
        在化学气相沉积中，前驱气体会在反应腔发生化学反应并生成附着在晶圆表面的薄膜以及被抽出腔室的副产物。
 
        等离子体增强化学气相沉积则需要借助等离子体产生反应气体。这种方法降低了反应温度，因此非常适合对温度敏感的结构。使用等离子体还可以减少沉积次数，往往可以带来更高质量的薄膜。
 
2、原子层沉积
 
 
        原子层沉积通过每次只沉积几个原子层从而形成薄膜。该方法的关键在于循环按一定顺序进行的独立步骤并保持良好的控制。在晶圆表面涂覆前驱体是第一步，之后引入不同的气体与前驱体反应即可在晶圆表面形成所需的物质。
 
3、物理气相沉积
 
 
        顾名思义，物理气相沉积是指通过物理手段形成薄膜。溅射就是一种物理气相沉积方法，其原理是通过氩等离子体的轰击让靶材的原子溅射出来并沉积在晶圆表面形成薄膜。
 
        在某些情况下，可以通过紫外线热处理 (UVTP) 等技术对沉积膜进行处理并改善其性能。
 
六、互连
 
        半导体的导电性处于导体与非导体（即绝缘体）之间，这种特性使我们能完全掌控电流。通过基于晶圆的光刻、刻蚀和沉积工艺可以构建出晶体管等元件，但还需要将它们连接起来才能实现电力与信号的发送与接收。
 
        金属因其具有导电性而被用于电路互连。用于半导体的金属需要满足以下条件：
 
低电阻率：由于金属电路需要传递电流，因此其中的金属应具有较低的电阻。
热化学稳定性：金属互连过程中金属材料的属性必须保持不变。
高可靠性：随着集成电路技术的发展，即便是少量金属互连材料也必须具备足够的耐用性。
制造成本：即使已经满足前面三个条件，材料成本过高的话也无法满足批量生产的需要。
        互连工艺主要使用铝和铜这两种物质。
 
1、铝互连工艺
 
 
        铝互连工艺始于铝沉积、光刻胶应用以及曝光与显影，随后通过刻蚀有选择地去除任何多余的铝和光刻胶，然后才能进入氧化过程。前述步骤完成后再不断重复光刻、刻蚀和沉积过程直至完成互连。
 
        除了具有出色的导电性，铝还具有容易光刻、刻蚀和沉积的特点。此外，它的成本较低，与氧化膜粘附的效果也比较好。其缺点是容易腐蚀且熔点较低。另外，为防止铝与硅反应导致连接问题，还需要添加金属沉积物将铝与晶圆隔开，这种沉积物被称为“阻挡金属”。
 
        铝电路是通过沉积形成的。晶圆进入真空腔后，铝颗粒形成的薄膜会附着在晶圆上。这一过程被称为“气相沉积 (VD) ”，包括化学气相沉积和物理气相沉积。
 
2、铜互连工艺
 
        随着半导体工艺精密度的提升以及器件尺寸的缩小，铝电路的连接速度和电气特性逐渐无法满足要求，为此我们需要寻找满足尺寸和成本两方面要求的新导体。铜之所以能取代铝的第一个原因就是其电阻更低，因此能实现更快的器件连接速度。其次铜的可靠性更高，因为它比铝更能抵抗电迁移，也就是电流流过金属时发生的金属离子运动。
 
 
        但是，铜不容易形成化合物，因此很难将其气化并从晶圆表面去除。针对这个问题，我们不再去刻蚀铜，而是沉积和刻蚀介电材料，这样就可以在需要的地方形成由沟道和通路孔组成的金属线路图形，之后再将铜填入前述“图形”即可实现互连，而最后的填入过程被称为“镶嵌工艺”。
 
 
        随着铜原子不断扩散至电介质，后者的绝缘性会降低并产生阻挡铜原子继续扩散的阻挡层。之后阻挡层上会形成很薄的铜种子层。到这一步之后就可以进行电镀，也就是用铜填充高深宽比的图形。填充后多余的铜可以用金属化学机械抛光 (CMP) 方法去除，完成后即可沉积氧化膜，多余的膜则用光刻和刻蚀工艺去除即可。前述整个过程需要不断重复直至完成铜互连为止。
 
 
通过上述对比可以看出，铜互连和铝互连的区别在于，多余的铜是通过金属CMP而非刻蚀去除的。
 
七、测试
 
        测试的主要目标是检验半导体芯片的质量是否达到一定标准，从而消除不良产品、并提高芯片的可靠性。另外，经测试有缺陷的产品不会进入封装步骤，有助于节省成本和时间。电子管芯分选 (EDS) 就是一种针对晶圆的测试方法。
 
        EDS是一种检验晶圆状态中各芯片的电气特性并由此提升半导体良率的工艺。EDS可分为五步，具体如下 ：
 
 
1、电气参数监控 (EPM)
 
        EPM是半导体芯片测试的第一步。该步骤将对半导体集成电路需要用到的每个器件（包括晶体管、电容器和二极管）进行测试，确保其电气参数达标。EPM的主要作用是提供测得的电气特性数据，这些数据将被用于提高半导体制造工艺的效率和产品性能（并非检测不良产品）。
 
2、晶圆老化测试
 
        半导体不良率来自两个方面，即制造缺陷的比率（早期较高）和之后整个生命周期发生缺陷的比率。晶圆老化测试是指将晶圆置于一定的温度和AC/DC电压下进行测试，由此找出其中可能在早期发生缺陷的产品，也就是说通过发现潜在缺陷来提升最终产品的可靠性。
 
3、检测
 
        老化测试完成后就需要用探针卡将半导体芯片连接到测试装置，之后就可以对晶圆进行温度、速度和运动测试以检验相关半导体功能。具体测试步骤的说明请见表格。
 
 
4、修补
 
        修补是最重要的测试步骤，因为某些不良芯片是可以修复的，只需替换掉其中存在问题的元件即可。
 
5、点墨
 
        未能通过电气测试的芯片已经在之前几个步骤中被分拣出来，但还需要加上标记才能区分它们。过去我们需要用特殊墨水标记有缺陷的芯片，保证它们用肉眼即可识别，如今则是由系统根据测试数据值自动进行分拣。
 
八、封装
 
        经过之前几个工艺处理的晶圆上会形成大小相等的方形芯片（又称“单个晶片”）。下面要做的就是通过切割获得单独的芯片。刚切割下来的芯片很脆弱且不能交换电信号，需要单独进行处理。这一处理过程就是封装，包括在半导体芯片外部形成保护壳和让它们能够与外部交换电信号。整个封装制程分为五步，即晶圆锯切、单个晶片附着、互连、成型和封装测试。
 
1、晶圆锯切
 
 
        要想从晶圆上切出无数致密排列的芯片，我们首先要仔细“研磨”晶圆的背面直至其厚度能够满足封装工艺的需要。研磨后，我们就可以沿着晶圆上的划片线进行切割，直至将半导体芯片分离出来。
 
        晶圆锯切技术有三种：刀片切割、激光切割和等离子切割。
 
刀片切割是指用金刚石刀片切割晶圆，这种方法容易产生摩擦热和碎屑并因此损坏晶圆。
激光切割的精度更高，能轻松处理厚度较薄或划片线间距很小的晶圆。
等离子切割采用等离子刻蚀的原理，因此即使划片线间距非常小，这种技术同样能适用。
2、单个晶片附着
 
        所有芯片都从晶圆上分离后，我们需要将单独的芯片（单个晶片）附着到基底（引线框架）上。基底的作用是保护半导体芯片并让它们能与外部电路进行电信号交换。附着芯片时可以使用液体或固体带状粘合剂。
 
3、互连
 
 
        在将芯片附着到基底上之后，我们还需要连接二者的接触点才能实现电信号交换。这一步可以使用的连接方法有两种：使用细金属线的引线键合和使用球形金块或锡块的倒装芯片键合。引线键合属于传统方法，倒装芯片键合技术可以加快半导体制造的速度。
 
4、成型
 
 
        完成半导体芯片的连接后，需要利用成型工艺给芯片外部加一个包装，以保护半导体集成电路不受温度和湿度等外部条件影响。根据需要制成封装模具后，我们要将半导体芯片和环氧模塑料 (EMC) 都放入模具中并进行密封。密封之后的芯片就是最终形态了。
 
5、封装测试
 
        已经具有最终形态的芯片还要通过最后的缺陷测试。进入最终测试的全部是成品的半导体芯片。它们将被放入测试设备，设定不同的条件例如电压、温度和湿度等进行电气、功能和速度测试。这些测试的结果可以用来发现缺陷、提高产品质量和生产效率。
 
        随着芯片体积的减少和性能要求的提升，封装在过去数年间已经历了多次技术革新。面向未来的一些封装技术和方案包括将沉积用于传统后道工艺，例如晶圆级封装(WLP)、凸块工艺和重布线层 (RDL) 技术，以及用于前道晶圆制造的的刻蚀和清洁技术。
 
1）晶圆级封装
 
        传统封装需要将每个芯片都从晶圆中切割出来并放入模具中。晶圆级封装(WLP)则是先进封装技术的一种, 是指直接封装仍在晶圆上的芯片。WLP的流程是先封装测试，然后一次性将所有已成型的芯片从晶圆上分离出来。与传统封装相比，WLP的优势在于更低的生产成本。
 
 
2）先进封装
 
先进封装可划分为2D封装、2.5D封装和3D封装。
 
 
更小的2D封装
 
        如前所述，封装工艺的主要用途包括将半导体芯片的信号发送到外部，而在晶圆上形成的凸块就是发送输入/输出信号的接触点。这些凸块分为扇入型(fan-in) 和扇出型 (fan-out) 两种，前者的扇形在芯片内部，后者的扇形则要超出芯片范围。我们将输入/输出信号称为I/O（输入/输出），输入/输出数量称为I/O计数。I/O计数是确定封装方法的重要依据。如果I/O计数低就采用扇入封装工艺。由于封装后芯片尺寸变化不大，因此这种过程又被称为芯片级封装 (CSP) 或晶圆级芯片尺寸封装 (WLCSP)。如果I/O计数较高，则通常要采用扇出型封装工艺，且除凸块外还需要重布线层 (RDL) 才能实现信号发送。这就是“扇出型晶圆级封装 (FOWLP)”。
 
2.5D 封装
 
        2.5D封装技术可以将两种或更多类型的芯片放入单个封装，同时让信号横向传送，这样可以提升封装的尺寸和性能。最广泛使用的2.5D封装方法是通过硅中介层将内存和逻辑芯片放入单个封装。2.5D封装需要硅通孔 (TSV)、微型凸块和小间距RDL等核心技术。
 
 
3D 封装
 
        3D封装技术可以将两种或更多类型的芯片放入单个封装，同时让信号纵向传送。这种技术适用于更小和I/O计数更高的半导体芯片。TSV可用于I/O计数高的芯片，引线键合可用于I/O计数低的芯片，并最终形成芯片垂直排列的信号系统。3D封装需要的核心技术包括TSV和微型凸块技术。
 
 

【转】http://www.elecfans.com/d/719874.html
 
芯片是什么？芯片的具体设计流程又是什么？本文探讨的就是芯片在字面以外的意义，以及芯片是怎么被设计成的。
 
芯片
 
芯片，又称微电路（microcircuit）、微芯片（microchip）、集成电路（英语：integrated circuit, IC）。是指内含集成电路的硅片，体积很小，常常是计算机或其他电子设备的一部分。
 
 
 
芯片，英文为Chip；芯片组为Chipset。芯片一般是指集成电路的载体，也是集成电路经过设计、制造、封装、测试后的结果，通常是一个可以立即使用的独立的整体。“芯片”和“集成电路”这两个词经常混着使用，比如在大家平常讨论话题中，集成电路设计和芯片设计说的是一个意思，芯片行业、集成电路行业、IC行业往往也是一个意思。实际上，这两个词有联系，也有区别。集成电路实体往往要以芯片的形式存在，因为狭义的集成电路，是强调电路本身，比如简单到只有五个元件连接在一起形成的相移振荡器，当它还在图纸上呈现的时候，我们也可以叫它集成电路，当我们要拿这个小集成电路来应用的时候，那它必须以独立的一块实物，或者嵌入到更大的集成电路中，依托芯片来发挥他的作用；集成电路更着重电路的设计和布局布线，芯片更强调电路的集成、生产和封装。而广义的集成电路，当涉及到行业（区别于其他行业）时，也可以包含芯片相关的各种含义。
 
芯片也有它独特的地方，广义上，只要是使用微细加工手段制造出来的半导体片子，都可以叫做芯片，里面并不一定有电路。比如半导体光源芯片；比如机械芯片，如MEMS陀螺仪；或者生物芯片如DNA芯片。在通讯与信息技术中，当把范围局限到硅集成电路时，芯片和集成电路的交集就是在“硅晶片上的电路”上。芯片组，则是一系列相互关联的芯片组合，它们相互依赖，组合在一起能发挥更大的作用，比如计算机里面的处理器和南北桥芯片组，手机里面的射频、基带和电源管理芯片组。
 
芯片设计流程
 
芯片设计分为前端设计和后端设计，前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。
 
 
芯片的设计原理图
 
芯片设计之前端设计
 
1. 规格制定
         芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
 
2. 详细设计
 
        Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
 
3. HDL编码
 
        使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
 
4. 仿真验证
 
        仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。 设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
         仿真验证工具Synopsys的VCS，还有Cadence的NC-Verilog。
 
5. 逻辑综合――Design Compiler
 
        仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）。
         逻辑综合工具Synopsys的Design Compiler。
 
6. STA
 
        Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。
         STA工具有Synopsys的Prime Time。
 
7. 形式验证
 
        这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。
         形式验证工具有Synopsys的Formality。

         前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。
 
芯片设计之后端设计
 
1. DFT
         Design For Test，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。
         DFT工具Synopsys的DFT Compiler
 
2. 布局规划(FloorPlan)
 

         工具为Synopsys的Astro
 
3. CTS
 
        Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。
         CTS工具，Synopsys的Physical Compiler
 
4. 布线(Place & Route)
 
        这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。
         工具Synopsys的Astro
 
5. 寄生参数提取
 
        由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。
         工具Synopsys的Star-RCXT
 
6. 版图物理验证
 
        对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求， ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气 规则违例；等等。
         工具为Synopsys的Hercules

         实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题，在此不说了。

         物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以GDS II的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。
 
芯片设计之工艺文件
 
在芯片的设计重要设计环节，像综合与时序分析，版图绘制等都需要用到工艺库文件，而大家往往又对工艺文件缺乏认识，所以导致想自学一些芯片设计的东西就显得很困难。例如，没有工艺版图库文件，学习版图设计就是纸上谈兵。这篇文章主要介绍一下工艺库相关的知识。
 
工艺文件由芯片制造厂提供，所以概括性的了解国内和国际上有哪些芯片制造厂是很有必要的。国际上，主要有台积电，英特尔，三星等主要半导体制造商。国内，主要有中芯国际，华润上华，深圳方正等公司。这些公司都提供相关的工艺库文件，但前提是要与这些公司进行合作才能获取，这些工艺文件都属于机密性文件。
 
完整工艺库文件主要组成为：
 
1，模拟仿真工艺库，主要以支持spectre和hspice这两个软件为主，后缀名为scs——spectre使用，lib——hspice使用。
 
2，模拟版图库文件，主要是给cadence版图绘制软件用，后缀名为tf,drf。
 
3，数字综合库，主要包含时序库，基础网表组件等相关综合及时序分析所需要用到的库文件。主要是用于DC软件综合，PT软件时序分析用。
 
4，数字版图库，主要是给cadence encounter软件用于自动布局布线，当然自动布局布线工具也会用到时序库，综合约束文件等。
 
5，版图验证库，主要有DRC,LVS检查。有的是专门支持calibre,有的专门支持dracula,diva等版图检查工具用。每一种库文件都有相应的pdf说明文档。
 
反向设计会用到1，2，5等工艺库文件，3和4是不会用到了。正向设计（从代码开始设计的正向设计）则所有的文件都需要用到。由于工艺文件在芯片设计中占有极重要的位置，在每一个关键设计环节都要用到，再加上它的机密属性，所以网络上很难找到完整的工艺文件对于个人学习用，EETOP上有一份cadence公开的用于个人学习的工艺库文件可以方便大家学习，但似乎也是不完整的。
 
芯片设计之综合
 
什么是综合？综合就是将RTL级verilog代码用Design Compiler 工具 转换/映射成用基础门级单元表示的电路的过程。基础门级单元也就是平时我们学的与非门，或非门，寄存器之类的，只不过，这些门级单元已经做成了标准的单元库，我们可以直接使用软件来调用，而不需要自己调用门级单元来搭建电路。简单的来说，Design Compiler软件就是做翻译的工作——将代码翻译成实际电路，但又不仅仅是翻译这么简单，它涉及到电路的优化与时序约束，使之符合我们做制定的性能要求。       前文提到该软件是约束驱动型软件，那么约束从何而来？答案是，设计规格书。每一个芯片设计项目都会有一个项目规格说明书，这是在芯片设计之初，整体规划（见前文）的步骤中要制定好的。具体详细的约束要求需要在综合过程中仔细的斟酌决定。       综合的一般流程：
 
1，预综合过程；
 
2，施加设计约束过程；
 
3，设计综合过程；
 
4，后综合过程。       
 
PS，使用Design Compiler软件一个必备的条件是要学会使用DC TCL脚本。       
 
预综合过程。这部分主要是准备好综合过程所使用的库文件（包括工艺库、链接库、符号库、综合库）、设计输入文件，设置好环境参数。       
 
施加设计约束过程。这部分主要是用DC TCL脚本编写约束文件。具体的约束项目可以分为三大类：
 
a,面积约束，定义时钟，约束输入/输出路径；
 
b（环境属性）,约束输入驱动，约束输出负载，设置工作条件（最好、典型、最差情况），设置连线负载模型；
 
c（高级时钟约束）,对时钟的抖动、偏移、时钟源延迟，同步多时钟，异步时钟，多周期路径，这几类进行细致的约束。 
 
约束的内容具体就是这么多。一个详细的TCL脚本约束文件基本包含上述所有的约束。后面有一个约束范文。       
 
设计综合过程。主要是介绍电路模块设计规划（以利于更好的进行约束），Design Compiler综合优化的过程（三大优化阶段，结构级，逻辑级，门级），时序分析的具体过程等综合过程中的一些详细信息。       
 
后综合过程。综合完毕该怎么看结果，时序违反该如何解决？这就是后综合过程所要解决的问题。在综合之后，通过分析综合报告，可以得知此次的电路综合结果如何，根据不符合的要求，进行重新约束，甚至重新设计电路。在这个阶段特别值得一提的是综合预估，因为在写综合约束脚本的时候，需要确定约束条件，规格书一般不能够涉及到如此细节的部分，所以需要根据实际电路进行综合预估，这个步骤是在代码编写完之后，与验证同时进行的，目的在于大致估计电路是否符合要求，此时的预综合过程与正式的综合过成是一样的，但，要求会宽松许多，时序违反的要求大概为 10%-15%，也就是说电路即使有10%-15%的电路不满足时序也没有关系。       
 
综合约束过程是一个反复迭代的过程，需要多次设计预估，这样才能不断修正时序违反。范文：
 
# Set the current_design #
 
read_verilog {counter_pad.v counter.v} //读取设计文件
 
current_design Cnt10_PAD
 
link 
 
set_operating_conditions -max slow -max_library slow -min fast -min_library fast //设置工作条件
 
set_wire_load_mode enclosed  //设置连线负载模型
 
set_wire_load_model -name tsmc18_wl10 -library slow   //设置连线负载模型
 
set_local_link_library {slow.db fast.db}  //设置链接库
 
set_max_area 0  //设置面积
 
set_max_fanout 5 [get_ports reset_n] //设置最大扇出
 
set_max_fanout 4 [get_ports clk]  //设置最大扇出
 
set_max_fanout 4 [get_ports in_ena] //设置最大扇出
 
set_max_transition 0.3 [get_ports reset_n] //设置信号翻转时间
 
set_max_transition 0.3 [get_ports clk]//设置信号翻转时间
 
set_max_transition 0.5 [get_ports in_ena]//设置信号翻转时间 
 
create_clock [get_ports clk]  -period 10  -waveform. {0 5}//创建时钟
 
set_clock_latency 1  [get_clocks clk]//设置时钟源延时
 
set_clock_latency -source 1  [get_clocks clk]
 
set_clock_uncertainty -setup 0.5  [get_clocks clk]//设置时钟不确定度
 
set_clock_uncertainty -hold 0.4  [get_clocks clk]
 
set_dont_touch_network [get_clocks clk]//设置伪路径，不要约束
 
set_clock_transition -fall 0.3 [get_clocks clk]设置下降沿信号翻转时间
 
set_clock_transition -rise 0.3 [get_clocks clk]///设置上升沿沿信号翻转时间 
 
set_input_delay -clock clk  -max 3  [get_ports in_ena]//设置输入延时
 
set_output_delay -clock clk -max 4 [get_ports cnt]//设置输出延时
 
set_output_delay -clock clk -min 0.5 [get_ports cnt]
 
set_output_delay -clock clk  -max 4  [get_ports carry_ena]
 
set_output_delay -clock clk  -min 0.5  [get_ports carry_ena] 
 
compile//编译
 
report_timing -delay max > ./reports/pad_setup_rt.rpt//报告最大时序延时
 
report_timing -delay min > ./reports/pad_hold_rt.rpt//报告最小时序延时
 
report_constraint -verbose > ./reports/pad_rc.rpt
 
report_qor > ./reports/pad_rq.rpt 
 
remove_unconnected_ports -blast_buses [get_cells -hierarchical *]
 
set bus_inference_style. {%s[%d]}  
 
set bus_naming_style. {%s[%d]}
 
set hdlout_internal_busses true   
 
change_names -hierarchy -rule verilog
 
define_name_rules name_rule -allowed {a-z A-Z 0-9 _} -max_length 255 -type cell
 
define_name_rules name_rule -allowed {a-z A-Z 0-9 _[]} -max_length 255 -type net
 
define_name_rules name_rule -map {{"\\*cell\\*" "cell"}}
 
define_name_rules name_rule -case_insensitive
 
change_names -hierarchy -rules name_rule 
 
write -format verilog -hier -o ./outputs/pad_counter.sv
 
write -format ddc -hier -o ./outputs/pad_counter.ddc
 
write_sdc ./outputs/pad_counter.sdc
 
write_sdf ./outputs/pad_counter.sdf
 
总结
 
芯片设计的过程中是十分复杂，本文也是简单的将芯片设计流程梳理一遍，复杂的就不再赘述了。

 
通过这张图，我们可以对设计一个芯片的流程有一个大致的了解。然而对于前后端具体工作内容的划分可能因公司而异。对于前端设计所需要的工具主要是代码分析工具和仿真工具；后端需要用到综合工具、静态时序分析工具等。
 
另外涉及到tape out，这是指向芯片制造厂商提交最终的设计数据文件。tape out又可细分为base tape out, metal tape out, all layer tape out等等。大概可以理解为对于芯片的不同分层进行生产加工。base tape out的成本往往最大。
 
关于ECO和等效性检查，ECO往往发生在接近tape out时，发现RTL中存在问题。通过直接进行网表ECO的修改来达到用样的效果，之后编可以进行等效性检查。不同公司也有相应的等效性检查工具。
 
在拿到芯片之后同样也有机会对芯片进行修改，即FIB操作（Focused Ion Beam，聚焦离子束），需要打开芯片的封装，而且效果并不理想。此外还可以进行在硅片调试（post silicon），针对不同种类的问题有不同的检查方向，但同样是一个效率不高的技术手段。