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  • 高速信号的判据

    2021-08-27 22:57:53
    PCB时钟频率超过5MHZ 或信号上升时间小于5ns,一般需要使用多层板设计。...2)信号是否高速和频率没有直接关系,而是信号上升/下降沿小于50ps时就认为是高速信号。 3)当信号所在的传输路径长度大于1/6λ,信

    PCB时钟频率超过5MHZ 或信号上升时间小于5ns,一般需要使用多层板设计。
    原因分析:这是PCB设计中的“55原则”。采用多层板设计信号回路面积能够得到很好的控制。

    关键信号线距参考平面边沿≥3H(H 为线距离参考平面的高度)。
    原因分析:抑制边缘辐射效应。

    什么是高速信号?如何判断高速信号?Cadence公司对此做了定义:
    1)凡是大于50MHz的信号,就是高速信号
    2)信号是否高速和频率没有直接关系,而是信号上升/下降沿小于50ps时就认为是高速信号。
    3)当信号所在的传输路径长度大于1/6λ,信号被认为是高速信号。
    4)当信号沿着传输路径传输,发生了严重的趋肤效应和电离损耗时,被认为是高速信号。

    传输路径长度大于1/6λ:
      某元件信号传输频率(f)为10MHZ ,PCB上导线长度为50cm,是否应考虑特 性阻抗控制?
      电信号在真空中的传播速度是光速,3 * 10^8 m/s or 11.8 inch/ns . 1 inch = 2.54cm = 1000 mil
      在其他的介质中,如果相对介电系数是Er ,则传播速度为 11.8 * Er^0.5。
      例如,在水中,水的相对介电系数是80,所以,传播速度是真空中的1/9 ,
      即11.8 / 80^0.5
      在PCB中,FR4的相对介电系数约为4,所以,传播速度是真空中的一半,既
      11.8 / 4 ^0.5 = 5.9 inch/ns
      对于两个200M的sina wave号,如果trace的长度相差200mil,则信号从driver到达receiver的时间相差:
    200 / 5900 = 0.034ns;
      200M的信号每个周期的时间为5ns.
      所以,判断200mil的线长误差的依据在于这个0.034ns的时间差能否引起时序问题。

      时间的单位换算 1秒=1000毫秒(ms) 1毫秒=1/1,000秒(s) 1秒=1,000,000 微秒(μs) 1微秒=1/1,000,000秒(s) 1秒=1,000,000,000 纳秒(ns) 1纳秒=1/1,000,000,000秒(s) 1秒=1,000,000,000,000 皮秒(ps) 1皮秒=1/1,000,000,000,000秒(s)

      信号在pcb走线上传输需要一定的时间,普通FR4板材上传输时间约为每纳秒6英寸,当然表层走线和内层走线速度稍有差别。
      试验中发现的经验数据为,当信号在pcb走线上的时延高于信号上升沿的20%时,信号会产生明显的振铃。对于上升时间为1ns的方波信号来说,pcb走线长度为0.2*6=1.2inch以上时,信号就会有严重的振铃。所以临界长度就是1.2inch,大约3cm

    计算: 比如1MHZ的波形。已知在pcb的传输速率为6inch/ns , 在走线长度为:(1/1M)/1ns ✖6inch =152.4m以内,可视为低速信号。

    每个信号轨迹的长度不应超过最高谐波波长的1/20。例如,对于25MHz的时钟跟踪不应超过30cm,而对于125MHz的信号跟踪不应超过12cm(TX+/-,RX+/-)。
    -±-------------------------------------------------------------------------------------------
    假设波长为 b , C = (3 x 10 ^8)米/秒,则有公式fb = C , f 为频率。
    例如RGMII 时钟信号为50MHz,则根据上面的公式可以推导出波长b
    b = c / (50M) = 30 / 5 米= 6米
    所以超过 6米x 0.1 = 60cm 时需要添加反射电阻
    由此可见,理论上应该只要不是板特别大,或者信号频率特别高,应该就不需要什么反射电阻,低频的信号基本可以不考虑。

    高速信号的判断标准

    信号完整性可以分为狭义和广义,侠义信号完整性主要关注传输线上的信号质量,广义信号完整性则既包括了侠义信号完整性,也包含电源完整性以及电磁干扰等相关的内容。

    从侠义上来说通常我们需要考虑信号完整性的信号,也就是常说的高速信号。因此在判断一个信号是否会遇到SI相关问题的时候,首先是要确定这个信号算不算高速信号。

    针对高速信号的定义,网上有多种不同的说法。比如:

    频率大于50MHZ的信号;

    需要考虑趋肤效应带来的影响时的信号;

    边沿时间小于100PS的信号;

    上升时间小于6倍信号的传输延时;

    这些说法都有一定的道理,相对而言最合理的应该是上升时间小于6倍信号传输延时。这里面信号的上升时间可以通过IBIS模型或是数据手册获取(通常信号的上升时间取电平幅度值从10%上升到90%的时间范围,在IBIS模型中给出的上升时间取的是电平幅度变化值的20~80%)。而传输延时则可以按照总长度除信号传播速度进行计算,传输速度简易近似值约为6mil/ps

    在这里插入图片描述
    为此我们在这里设计了两个小实验,利用最常见的阻抗不匹配产生反射,并查看反射造成的影响来验证这条经验公式。

    实验1
    同等的边沿时间,不同的传输距离
    第一组实验中,信号的边沿时间都是100ps,传输长度分别是60mil和600mil,根据传输速度进行计算。当长度为60mil,传输延时是10ps,10(传输延时)*6<100(信号边沿时间),因此不构成高速信号的条件。当长度为600mil,传输延时是100ps,100(传输延时)*6>100(信号边沿时间),此时构成高速信号的条件。

    在这里插入图片描述
    分别放置A和B两个观测点,观测波形。可以明显的看到,当不用作为高速信号考虑的时候(波形A),阻抗带来的影响没有表现出来。而满足高速信号的条件后,测试的阻抗问题会带来明显的影响(波形B)。

    在这里插入图片描述
    实验二
    同等传输距离,不同的信号边沿时间

    第二组实验我们将走线的长度同样调整为600mil(传输延时约100PS),不同之处在于,作为对比的C和D两个信号的边沿上升时间分别为100ps与1000ps。同样根据我们的计算公式,对于C信号:1006>100,满足高速信号的定义。对于D信号:1006<1000,不满足高速信号的定义。

    在这里插入图片描述
    对于结果也是在预料之中,满足高速信号定义的,阻抗不匹配带来明显反射。不满足高速信号定义的,信号受到的影响很小。

    在这里插入图片描述
    在这里插入图片描述

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  • 来自群友的疑难杂症(加杨老师V信:PCB206 可入群):有群友反馈了一个关于高速信号走线的问题, 一则是担心信号质量,能不能走表层的问题?二则是担心高速信号走表层有EMC问题,担心产品EMC过不了或者出现电磁干扰。...

    来自群友的疑难杂症(加杨老师V信:PCB206 可入群):有群友反馈了一个关于高速信号走线的问题,  一则是担心信号质量,能不能走表层的问题?二则是担心高速信号走表层有EMC问题,担心产品EMC过不了或者出现电磁干扰。

    针对第一个问题杨老师给的答复是:

    高速信号肯定是可以走外层的. 至于什么时候可以走,什么时候不可以走,还是要视具体项目的设计情况而定  不能一概而论。

    大家知道海思很多平台都是2层板  4层板,如摄像机,路由器等等这些产品海思推荐的方案基本都是2层和4层, 若不能走外层,那就没有层可以走了。不仅仅是海思平台,高通平台,intel平台也是如此,没有哪个平台禁止外层走高速线,只是有的信号建议走内层。无论是平板,还是电脑主板,很多为了省成本,层数都压缩到了四层,这种情况下你还觉得外层不能走高速线吗?

    其实外层走高速线还是有一些优势的:

    其一:高速信号若比较短,走表层就不需要过孔换层,也就没有过孔处带来的stub(一般的高速信号是没有考虑背钻的,成本在那),过孔换层若带来参考平面的变化  对于信号的影响也将是比较大的。另外过孔本身带有寄生电容和寄生电感,对高速信号的影响比较大。寄生电容会将信号的上升沿变缓。这一点对于信号完整性来说 肯定是有一定优势的。

    其二:表层布线的一侧是介质,一侧是空气(忽略阻焊油漆),等效介电常数小于中间层,传输线延时较小,这个特点决定了表层走线可以有更快的信号传输速度.  

    其三:同样的层叠,满足相同的阻抗要求,表面走线一般而言会宽一点,这样衰减相对而言就更小一些。

    那为什么很多人很少外层走高速线,偶尔遇到又不敢走?

    我们所说的表底层一般是器件面层  器件面层本身就要放置很多器件,一般走线好的通道就没有了  表底层也走不了很多信号线。更别说走高速信号线了。加上习惯性的走内层(内层毕竟要干净,对于EMC方面肯定是更好了,相当于一个屏蔽墙体)没有走过表层,走过表层后也没有测试过EMC,当然就会有这个疑虑,自然而然就觉得走不了高速线。

    那么表层走高速线到底会不会带来EMC?

    答案:会,但是若不足以致命,又能符合EMC各项标准,高速信号当然能走表层。无论是外层还是内层,走不好都会带来EMC问题。高速PCB设计只有最优设计,没有绝对或者量化的设计。总之一句话:it depends(视情况而定)

    理由如下:

    EMC问题是相对的,不是有没有,带不带来的问题,而是符不符合电磁接受标准的问题。能满足产品及性能要求 又没有出现任何的EMC超标,我们就可以说这个产品是没有问题的。针对表层走高速线到底会不会带来EMC问题,也是同样的道理,若带来的EMC足够小,不足以影响产品的性能  又符合各项EMC标准,那么就是可以的。我们从原理出发,EMC问题的产生必须存在三个要素:干扰源、耦合路径和敏感设备。我们知道外层(微带线)所属的环境是直接对外辐射的,而且内层走线因为上下都是平面保护,屏蔽效果肯定是要优于外层的。从测试的数据看,内层的走线比外层走高速线辐射值还是要小一些的,这个大家敢兴趣的可以去研究一下,去实测一下。

    那针对高速信号走表层还是内层的情况,给的建议参考如下:

    1,对于多层板 特别是上下有个GND平面的情况下,高速信号又比较长,则基本不用考虑外层走线  直接走内层。诸如高速 高频 尤其时钟信号都是强辐射信号都是同样的道理。针对弱小信号及易受干扰的信号也是同样对待。毕竟表层若长距离走线,表层走线构成的单极子天线辐射模型会加大时钟的高次谐波辐射值。

    2,若高速信号走线比较短,高速通道也是干净的,走内层需要两次过孔换层或者出现内层走相邻层高速走线的情况,那么直接走外层。我们知道过孔换层会带了过孔垂直方向的阻抗不连续,阻抗不连续的点会带来信号的反射,反射就可能有比较大的过冲,过冲的幅值是辐射的来源。过孔处多余的残桩线也会有天线效应。相邻层走线的串扰也会带来EMI问题。

    3,高速信号线换层走线,应以同一层参考平面为中心,保持回流电流在同一平面层上流动,保证电流的连续性。对于高频电流,由于导体的趋肤效应,回流电流是在参考平面的两个表面流动的。高速信号换层处记得加上地孔,也就是将两层地平面连接起来,以保证地平面上回流电流的连续性,毕竟信号回流路径也是会造成EMI问题。

    图片

    高速PCB设计是一门综合学科,你要学封装,学硬件,学信号完整性,学电磁兼容,学生产工艺,还要熟悉各种协议标准,各种芯片平台等等,这么多的综合学科就造就了高速PCB设计不可能是绝对的,不可能是量化的,不能以拥有某种固化的理论去进行。产品不同,环境不同,情况不同带来的高速PCB设计也是不同的;

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  • 高速信号完整性分析----眼图 你好! 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章,了解一下Markdown的基本语法知识。 1. 眼图是什么? 眼图是一...

    高速信号完整性分析----眼图

    你好! 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章,了解一下Markdown的基本语法知识。

    1. 眼图是什么?

    眼图是一系列数字信号在示波器上累积而显示的图形,它包含了丰富的信息,从眼图上可以观察出码间串扰和噪声的影响,体现了数字信号整体的特征,从而估计系统优劣程度,因而眼图分析是高速互连系统信号完整性分析的核心。

    2. 眼图的形成

    由示波器的余辉作用,将扫描所得的每一个码元波形
    重叠在一起,从而形成眼图。
    眼图

    3. 眼图的组成

    眼图实际上就是数字信号的一系列不同二进制码按一定的规律在示波器屏幕上累积后的显示。

    4. 眼图的衡量指标

    眼图的测试主要是用来检测高速串行传输的信号质量,不论是SATA、PCI Express还是USB,标准都有提供眼图模板的标准给工程师作为眼图的测量准则。
    眼图

    眼图的变化
    眼图

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  • 由于老板或者客户成本要求很高,层数只有那么几层,高速信号还特别多,而且多就算了,还特别不顺,有交叉,有交叉就意味着中间可能需要多换几次过孔,但是速率又不低,要求保证很好的信号完整性,当你用颤抖的双手拉...

    作者:一博科技高速先生自媒体成员 黄刚

    PCB设计 过孔 高速串行 眼图 损耗 测试 一博
     

    PCB工程师:“没有层走了,这几对10G信号要多换几次层,要打4次过孔才能走过去啊!”

    SI工程师:“……”

    不知道粉丝里面做PCB设计的朋友们有没有上面所说的困难呢?由于老板或者客户成本要求很高,层数只有那么几层,高速信号还特别多,而且多就算了,还特别不顺,有交叉,有交叉就意味着中间可能需要多换几次过孔,但是速率又不低,要求保证很好的信号完整性,当你用颤抖的双手拉好这几对换了4、5次过孔的高速信号后,连自己都觉得信号质量会挂!!!
     
    关键是你们公司还没有能做仿真验证的同事,而且你这块板子的设计要求又明确的写着:从发送芯片到接收芯片最多只允许……2个过孔!对,你没看错design guide,是2个!

    这个时候你的心态可能会有以下2种,要么就自己一个人默默的悲伤,要么极端一点的就会对制定这规则的那位大神有想da他的冲动,当然估计你也是只能在心里面这样想了!
           
    但是问题既然出现了,走线也的确没法直接不多换过孔就走完,那只能高速先生来帮你看看高速信号多换几次过孔是不是一定不行了!

    粉丝们早就知道,高速信号对于这种超越设计规则的问题一般都喜欢用实际的测试结果来回答的!于是高速信号就开始了一块新的测试板的设计和制作,其中就把这个问题的场景做进了设计板里去,就是下面这样了!

    这个待测物包含了从一个过孔到4个过孔的换层走线结构,当然高速先生还做了一根参考线(REF线),也就是没有过孔的单纯走线和他们4种case来对比了。

    经过相当“漫长”的设计加工测试后,唰的一声,高速先生就得到了它们的第一手测试结果,本来还想多说几句理论的东西,但是相信粉丝们都迫不及待的想看对比结果了,我们就把理论的东西放在后面来讲好了。

    那我们先来一睹这几种case的测试结果,我们测试到了很高频的40GHz,分别来它们的回波损耗和插入损耗,其中从回波损耗看没有太明显的区别,说明从过孔的阻抗优化得很好,增加换层过孔基本不会带来太多阻抗的失配,从而导致回波损耗的变差。但从插入损耗来看就能看出区别了,在20GHz以后增加一个过孔带来的损耗影响会变得明显,尤其在30GHz之后,过孔本身的能量辐射和流失会变得严重,也是意料之中的事情。

    当然可能还有部分粉丝看不懂上面这些频域的损耗曲线,那我们就用时域的方法继续和大家分享这次的测试结果哈。我们分别在以上的过孔换层链路上去传输10G的信号,我们通过时域眼图的方式来看看它们的影响。

    于是我们得到了上面5种case的眼图结果,从结果上看到,从REF到4个换层过孔,我们能看到这10G信号眼图的眼高从845mV减小到803mV,但是总体上不会对性能有特别大的影响。 

    为什么从眼图上看,10G信号的眼图差别不会特别大呢?因为回到我们的插入损耗来看,在10G的位置的确也是差别不大,频域上的差别不大其实就能对应到时域上的差别不大了!

    总结一下这篇文章的核心内容哈,高速先生从自己做的测试板来看,对于高速信号经过多次换层过孔的性能是这么看的:多增加一个经过优化的换层过孔,是不会对高速信号的性能有非常大的影响!但是这个前提很重要,那就是“经过优化”的换层过孔!再突出一次,是经过优化的过孔!

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