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  • ZYNQ7035_AD9361_PL_V1.2.rar

    2020-08-28 14:41:09
    // Profile: LTE 20 MHz // REFCLK_IN: 40.000 MHz RESET_FPGA RESET_DUT BlockWrite 2,6 // Set ADI FPGA SPI to 20Mhz SPIWrite 3DF,01 // Required for proper operation ReadPartNumber ...
  • Xilinx zynq7035 原理图

    2018-09-15 20:07:24
    Xilinx zynq7035 原理图 XILINX ZYNQ7035开发板原理图
  • 琐碎知识点 PS端的IO分配相对固定,不能任意分配,且不需要在Vivado软件里...ZYNQ的PS端外设端很多是复用的,相同的引脚号可以配置成不同的功能(在Peripheral I/O Pins中修改)具体端口功能需要根据核心板原理图的

    琐碎知识点

    PS端的IO分配相对固定,不能任意分配,且不需要在Vivado软件里分配管脚。但还是需要建立Vivado工程配置PS管脚。在IP生成的输出文件中已经包含了PS端引脚分配的XDC文件,绑定了PS端的IO,因此不需要再新建XDC绑定这些引脚。

    本章开始使用ZYNQ的图形化方式建立工程create block design

    PS端外设配置:

    ZYNQ的PS端外设端很多是复用的,相同的引脚号可以配置成不同的功能(在Peripheral I/O Pins中修改)具体端口功能需要根据核心板原理图的设计进行选择。

    生成顶层文件

    Generate output products 会生成block的输出文件,包括IP,例化模板,RTL源文件,XDC约束,第三方综合文件等。

    在export --> export hardware 导出硬件信息,这里就包含了PS端的配置化信息。此时,在本项目文件夹下,会多出一个sdk文件夹,文件夹中有一个.hdf文件,这个文件即为图形化设计后的硬件配置信息。

    **_bsp文件夹下,bsp board support package板级支持包,包含开发板所需要的驱动文件,用于应用程序开发。

    在 fsbl_debug.h文件中添加宏定义#define FSBL_DEBUG_INFO 可以在启动输出FSBL的一些状态信息,有利于调试,但会导致启动时间变长。

     

    PS端UART读写控制

    实验目标:用UART进行数据传输,每隔1s向外发送一串字符,如果收到数据,产生中断,并将收到的数据再发送出去。

    在UART模块中用到了 TxFIFO, RxFIFO

    SDK程序开发:

    (1)主程序流程

    UART初始化-->设置UART模式-->设置数据格式-->设置中断-->发送UART数据-->检查是否收到数据-->若收到数据发送收到的数据,否则等待1s继续发数据

    (2)中断流程数据

    中断初始化-->设置接收FIFP trigger寄存器,设置为1,即收到一个数据就中断-->打开接收trigger中断EMPTY及接收FIFO空中断RTRIG

    (3)中断服务程序

    判断状态寄存器是trigger还是empty-->清除相应中断-->trigger状态读取RxFIFO数据,empty状态将接收标志ReceivedFlag 置为1.

     

     

     

     

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  • zynq7035自带程序测试

    2019-09-03 13:35:04
    PL:logic 板子部分 PS:system ARM部分 使用ps创建工程 <1> ... button to add ip ... 双击zynq cpu ip设置:时钟频率 clock、内存类型DDR、外设接口MIO(网口和串口) //datasheet 核心板原理图 ok ...

    PL:logic 板子部分

    PS:system ARM部分

    使用ps创建工程

    <1>

    1.  Creat BD
    2. button to add ip
    3. add zynq....ip
    4. run
    5. 连线:ps时钟----pl
    6. 双击zynq cpu ip设置:时钟频率 clock、内存类型DDR、外设接口MIO(网口和串口)    //datasheet   核心板原理图
    7. ok                                                                           //产生system.bd文件

    <2>

    1. system.bd文件 generate output products              //global
    2. create hdl wrapper                                                //let vivado ........autograde
    3. ok                                                                          //出现wrapper文件

         run impementation

         generate bitstream

     

    <3>

    1. file ----export hardware  //✔
    2. file-----launchSDK

    file-----new----application project-----工程名------next

    • 选择自带helloworld 测试程序
    • helloworld文件夹右击------Generate linker script
    • 连接串口(usb-232 com5)/网口    //注意调试前开发板通电
    • 右击hello world----debug as ----debug configuration
    • 双击XilinxC/C++application(system debugger)
    • ✔reset entire system和program FPGA
    • apply并且debug
    • 进入调试界面
    • 启动自带串口调试助手 sdk terminal---com5--ok

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

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  • 例程源码,项目移植,硬件设计参考,图像处理,PCIE,AD采集等等
  • ZYNQ7000系列 MIZ7035开发板硬件使用手册2017版
  • 在Verilog语言中经常用到有限状态机,处理相对复杂的逻辑,设定好不同的状态,根据触发条件跳转到对应的状态,在不同的状态下进行相应的处理。在程序中设计8位寄存器,① Idle状态下,判断shift_start是否为高,若高...
  • zynq-7000 MIZ7035开发板硬件使用手册20171102.pdf。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
  • 网口使用emio连接mii phy芯片,lwIP Echo Server测试例子可以运行,u-boot,linux...关键打印信息:U-Boot 2019.01 (May 20 2020 - 05:49:03 +0000) Xilinx Zynq ZC706CPU: Zynq 7z035Silicon: v3.1DRAM: ECC dis...

    网口使用emio连接mii phy芯片,lwIP Echo Server测试例子可以运行,u-boot,linux无法连ping通,能识别到芯片;

    我该如何配置u-boot与内核?

    关键打印信息:

    U-Boot 2019.01 (May 20 2020 - 05:49:03 +0000) Xilinx Zynq ZC706

    CPU: Zynq 7z035

    Silicon: v3.1

    DRAM: ECC disabled 1 GiB

    Loading Environment from SPI Flash... SF: Detected n25q512a with page size 256 Bytes, erase size 64 KiB, total 64 MiB

    *** Warning - bad CRC, using default environment

    In: serial@e0001000

    Out: serial@e0001000

    Err: serial@e0001000

    Net: ZYNQ GEM: e000b000, phyaddr ffffffff, interface gmii

    Could not get PHY for eth0: addr -1

    eth-1: ethernet@e000b000

    U-BOOT for linux

    ZYNQ GEM: e000b000, phyaddr ffffffff, interface gmii

    mdio_register: non unique device name 'eth0'

    ZYNQ GEM: e000b000, phyaddr ffffffff, interface gmii

    mdio_register: non unique device name 'eth0'

    ZYNQ GEM: e000b000, phyaddr ffffffff, interface gmii

    mdio_register: non unique device name 'eth0'

    ZYNQ GEM: e000b000, phyaddr ffffffff, interface gmii

    mdio_register: non unique device name 'eth0'

    No ethernet found.

    ZYNQ GEM: e000b000, phyaddr ffffffff, interface gmii

    mdio_register: non unique device name 'eth0'

    Hit any key to stop autoboot: 0

    u-boot> mii info

    PHY 0x00: OUI = 0x0885, Model = 0x11, Rev = 0x03, 10baseT, HDX

    PHY 0x07: OUI = 0x0885, Model = 0x11, Rev = 0x03, 10baseT, HDX

    u-boot> mdio list

    eth0:

    kernel:

    libphy: Fixed MDIO Bus: probed

    CAN device driver interface

    libphy: MACB_mii_bus: probed

    macb e000b000.ethernet eth0: Cadence GEM rev 0x00020118 at 0xe000b000 irq 29 (00:0a:35:00:05:18)

    Micrel KSZ8041 e000b000.ethernet-ffffffff:00: attached PHY driver [Micrel KSZ8041] (mii_bus:phy_addr=e000b000.ethernet-f fffffff:00, irq=POLL)

    ……

    Configuring network interfaces... IPv6: ADDRCONF(NETDEV_UP): eth0: link is not ready

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  • 米联客FPGA开发板Zynq-7035全套资料
  • 本pdf为黑金AX7035开发板,是ARTIX7系列FPGA芯片开发板,具有千兆以太网、DDR3、Flash等诸多功能。
  • 本次设计是在zynq7035器件上进行,创建PYNQ框架v2.6版本,构建需要如下步骤: 编译环境准备 构建硬件平台 构建PYNQ镜像 在Jupyter Notebook中测试PYNQ 文件传输到单板 2 编译环境准备 Ubuntu18.04 Vivado 2020.1 ...

    1 步骤

    本次设计是在zynq7035器件上进行,创建PYNQ框架v2.6版本,构建需要如下步骤:

    • 编译环境准备
    • 构建硬件平台
    • 构建PYNQ镜像
    • 在Jupyter Notebook中测试PYNQ
    • 文件传输到单板

    2 编译环境准备

    Ubuntu18.04 Vivado 2020.1 Petalinux 2020.1 Pynq2.6.0 下载离线镜像pynq_rootfs_arm

    具体过程参照在Ubuntu18.04上安装Vivado Vitis Petalinux 2020.1和自定义单板创建PYNQ镜像V2.6。

    3 构建硬件平台

    根据需要构建硬件平台,第一次构建PYNQ,建议硬件平台越简单越好。

    新建目录

    在PYNQ/boards文件夹中新建zynq7035目录,目录内容如下:

    file

    petalinux_bsp中新建hardware_project文件夹。

    zynq7035.spec内容如下:

    file

    生成.xsa文件

    将生成的.xsa文件复制到petalinux_bsp/hardware_project/文件夹,改名为system.xsa。

    4 构建PYNQ镜像

    拷贝pynq_rootfs_arm文件

    将pynq_rootfs_arm解压后的文件pynq_rootfs_arm拷贝到PYNQ/sdbuild/prebuild。

    修改脚本

    1. setup_host issues: 修改 sdbuild/packages/gcc-mb/Makefile line 26: cd ${GCC_MB_WORKDIR} && ct-ng arm-unknown-linux-gnueabihf && sed -i -e ‘s:2.2.6:2.4.1:’ .config && ct-ng build
    2. 修改 sdbuild/packages/python_packages_bionic/qemu.sh line 35: plotly-express==0.4.1

    运行脚本

    <PYNQ repository>/sdbuild/scripts/setup_host.sh
    source <path-to-vitis>/Vitis/2020.1/settings64.sh
    source <path-to-petalinux>/petalinux-2020.1-final/settings.sh

    开始构建

    make BOARDS=zynq7035 PREBUILT=prebuild/bionic.arm.2.6.0_2020_10_19.img 2>&1 |tee zynq.log

    构建中发生错误,可以通过zynq.log查找原因。

    烧写sd卡

    构建完成后在output文件夹生成zynq7035-2.6.0.img。

    sudo dd if=zynq7035-2.6.0.img of=/dev/sdb bs=4M

    烧写完成后,进行如output/boot/zynq7035文件夹:

    file

    将文件拷贝到sd卡。

    启动单板

    file

    5 在Jupyter Notebook中测试PYNQ

    安装Anaconda与Python3.7

    在Windows安装Anaconda与Python3.7。

    单板网络设置

    file

    电脑网络设置

    配置电脑网络地址为192.168.2.x

    file

    进入jupyter notebook

    打开jupyter notebook,在浏览器中输入192.168.2.99:9090,密码xilinx

    file

    测试

    file

    6 文件传输到单板

    启用不安全的来宾登录

    file

    进入单板

    file

    用户名密码

    用户名和密码都是xilinx,可以将文件直接拷贝到单板。

    file

    7 相关文件下载

    文章中使用软件如下图所示,关注公众号硬码农二毛哥,回复5,可以从网盘下载,长期有效。

    file file 硬码农二毛哥

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  • AD9361 和Zynq及其参考设计说明.docx
  • 详细的介绍了XILINX的ZYNQ-7000系列芯片XC7Z035硬件开发过程
  • 描述了一个基于FPGA的可动态配置的硬件加速框架,将CPU的负载转移到FPGA去加速。
  • zynq7035下pcie nvme硬盘接口实现,包括硬件设计软件设计,用于各种工程项目,放心使用(已工程验证)。
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