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  • Vivado如何使用Chipscope

    千次阅读 2019-03-24 10:18:36
    vivado中取消了chipscope但是可以直接用ILA逻辑分析仪来抓信号,而且非常方便,我后面有空写一个vivado下抓信号的博客。步骤其实很简单,首先在你想抓的信号前面加上(*mark_debug = "true"*),然后综合,综合完毕...

    转自 https://www.cnblogs.com/hcr1995/p/9929359.html#4111147 侵删

    vivado中取消了chipscope但是可以直接用ILA逻辑分析仪来抓信号,而且非常方便,我后面有空写一个vivado下抓信号的博客。步骤其实很简单,首先在你想抓的信号前面加上(*mark_debug = "true"*),然后综合,综合完毕以后在综合下拉菜单中选择Set up Debug选择要抓的信号并设置时钟域。设置完毕以后直接生成bit文件,把bit文件下载到FPGA以后波形界面自己弹出来了,接下来的过程和chipscope用法一样。vivado下抓信号比ISE下抓信号要方便的多

     

     

    如何使用chipscope           

    参考: https://www.cnblogs.com/liujinggang/p/9813863.html 

        Xilinx FPGA开发实用教程---徐文波 田耘

    1.ChipScope Pro工作原理

    ChipScope Pro是一款在线调试软件,可以观察FPGA内部的任何信号,触发条件,数据宽度和深度等。不足在于速度和数据量。

    ChipScope用于在测试过程中观察芯片内部信号。便于调试。

     

    将逻辑分析仪、总线分析仪、虚拟IO小型软件核直接插入到用户的设计当中,信号在操作系统速度下被采集下来,从编程接口中引出,再将采集到的信号通过Chipscope Prol逻辑分析仪中进行分析。

     

    怎么做到的?

    在线调试:在用户设计中插入相应的核,当用户程序运行时,所测信号经过核送到JTAG链,传到PC机上ChipScope软件。便于观察。

    信号---》ILA--》ICON--》JTAG--》Alalyzer

     

    组件:

    核生成器:

          集成控制核ICON:具备JTAG边界扫描端口通信功能,必不可缺,一个ICON可同时最多连接15个核。

          集成逻辑分析仪核ILA:提供触发和跟踪功能.

            1输入输出触发逻辑

            2数据捕获逻辑:储存在芯片的RAM中

            3控制核状态逻辑

          虚拟输入输出核VIO:实时监控和驱动FPGA内部的信号,可以观测FPGA任意信号的输出结果。

            异步输入信号

            同步输入信号

            异步输出次您好

            同步输出信号

          适用于处理器外设总线的集成总线分析核 OPB/IBA

          适用于处理器本地总线的集成总线分析核 PLB/IBA

          安捷伦跟踪核ATC2

          集成的误比特率测试核IBERT

    核插入器:

          自动将上述核插入到用户经过综合的设计中

    分析仪:

          完成核的芯片配置,触发设置,跟踪显示等功能。

    TCL脚本接口:

          通过TCL脚本语言和JTAG链,完成与芯片的交互通信

    2.开发流程

    1.建立工程 
    2.插入及配置核 
    2.1运行Synthesize 
    2.2新建cdc文件 
    2.3 ILA核的配置 
    3. Implement and generate programming file 
    4.利用Analyzer观察信号波形 
    4.1连接器件 
    4.2下载配置fpga 
    4.3载入信号端口名 
    4.4设置触发信号 
    4.5运行并观察信号波形 

    开发实例:ISE如何使用ChipScope

    https://www.cnblogs.com/liujinggang/p/9813863.html 

    3.Vivado如何使用Chipscope

    Vivado作为新的设计工具,并没有集成Chipscope,取而代之的是新的debug工具:hardware debug。后者的优势是可以与SDK联合调试,软硬件协同开发时非常有用,但其无法实时持续的观测信号的变化,且从目前2013.4的版本反应的无法抓取非顶层文件信号的问题(大量时序错误)对设计开发非常不便。

     

    通过对Chipscope工作原理的分析,应该可以通过间接的方式在VIVADO工程中使用,经过上板测试,确实可以做到,下面是实现的步骤:

    1、  Synthesis后点击Open Synthesized Design,完成后点击File原工程综合后导出netlist(.edn)和constraint(.xdc);

    2、  打开Chipscope的Core Insert,将step1中的netlist作为输入,指定输出文件名及路径;

    3、  Chipscope随后自动加载step2的netlist,按照需求添加信号,方法与ISE调用时相同;

    4、  点击Chipscope界面里的insert按键,生成携带ILA核的netlist文件;

    5、  建立新的VIVADO工程,选择post-syn方式,随后加入step4的netlist(.ngo)和step1的constraint;

    6、  Implement  step5建立的VIVADO工程,获得BIT文件(此过程会报一个ucf与xdc的critical warning,不用关注它);

    7、  原工程按照规范流程implement、bitgen,最后导出SDK;

    8、  按照规范流程完成SDK应用程序开发;

    9、  用Chipscope Analyzer配置step6生成的bit文件到芯片,配置界面选择导入step2保存的cdc文件,配置完成后,运行SDK中的run as,随后设置chipscope的触发条件;

    10、此时可以观察信号的实时输出;

    展开全文
  • 数字电路基础知识七) ——Vivado使用Chipscope在线逻辑分析仪Debug 在 https://blog.csdn.net/vivid117/article/details/96508986 和 https://blog.csdn.net/vivid117/article/details/96753878 这两篇文章中提到了...

    数字电路基础知识七) ——Vivado使用Chipscope在线逻辑分析仪Debug
    https://blog.csdn.net/vivid117/article/details/96508986https://blog.csdn.net/vivid117/article/details/96753878 这两篇文章中提到了使用两种在线逻辑分析进行在线debug的方法。
    由于RTL仿真后RTL并不一定完全正确执行,所以可以通过Xilinx自带的在线逻辑分析,在板子运行并查看我们想要的关键信号。

    一、使用(make_debug = “true”)形式
    1. 将(make_debug = “true”)添加到需要观察的信号前面。
    (*mark_debug = "true"*) reg [3:0] led_o;  		
    (*mark_debug = "true"*) wire key_cap;
    (*mark_debug = "true"*) reg [1:0] key_s = 2'b0;
    (*mark_debug = "true"*) reg [1:0] key_s_r = 2'b0;
    (*mark_debug = "true"*) wire en_10ms ;
    
    1. 在线逻辑分析仪在下面,具体操作步骤参见:
      https://blog.csdn.net/vivid117/article/details/96508986
      在这里插入图片描述
    二、使用ILA IP Core 形式

    采用Xilinx的 ILA IP core 来实现被观察信号的采集,本质上和之前是一样的。

    1. 在IP catlog中选择,如下:
      在这里插入图片描述
      在这里插入图片描述
    2. 设置完成后如下:
      在这里插入图片描述
      在这里插入图片描述
    3. 在线逻辑分析仪的界面如下
      在这里插入图片描述
      具体操作如下:
      https://blog.csdn.net/vivid117/article/details/96753878
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  • vivado中如何使用chipscope

    千次阅读 2018-11-08 20:28:00
    如何使用chipscope 参考: https://www.cnblogs.com/liujinggang/p/9813863.html  Xilinx FPGA开发实用教程---徐文波 田耘 1.ChipScope Pro工作原理 ChipScope Pro是一款在线调试软件,可以观察FPGA内部的...

    如何使用chipscope           

    参考: https://www.cnblogs.com/liujinggang/p/9813863.html 

        Xilinx FPGA开发实用教程---徐文波 田耘

    1.ChipScope Pro工作原理

    ChipScope Pro是一款在线调试软件,可以观察FPGA内部的任何信号,触发条件,数据宽度和深度等。不足在于速度和数据量。

    ChipScope用于在测试过程中观察芯片内部信号。便于调试。

     

    将逻辑分析仪、总线分析仪、虚拟IO小型软件核直接插入到用户的设计当中,信号在操作系统速度下被采集下来,从编程接口中引出,再将采集到的信号通过Chipscope Prol逻辑分析仪中进行分析。

     

    怎么做到的?

    在线调试:在用户设计中插入相应的核,当用户程序运行时,所测信号经过核送到JTAG链,传到PC机上ChipScope软件。便于观察。

    信号---》ILA--》ICON--》JTAG--》Alalyzer

     

    组件:

    核生成器:

          集成控制核ICON:具备JTAG边界扫描端口通信功能,必不可缺,一个ICON可同时最多连接15个核。

          集成逻辑分析仪核ILA:提供触发和跟踪功能.

            1输入输出触发逻辑

            2数据捕获逻辑:储存在芯片的RAM中

            3控制核状态逻辑

          虚拟输入输出核VIO:实时监控和驱动FPGA内部的信号,可以观测FPGA任意信号的输出结果。

            异步输入信号

            同步输入信号

            异步输出次您好

            同步输出信号

          适用于处理器外设总线的集成总线分析核 OPB/IBA

          适用于处理器本地总线的集成总线分析核 PLB/IBA

          安捷伦跟踪核ATC2

          集成的误比特率测试核IBERT

    核插入器:

          自动将上述核插入到用户经过综合的设计中

    分析仪:

          完成核的芯片配置,触发设置,跟踪显示等功能。

    TCL脚本接口:

          通过TCL脚本语言和JTAG链,完成与芯片的交互通信

    2.开发流程

    1.建立工程 
    2.插入及配置核 
    2.1运行Synthesize 
    2.2新建cdc文件 
    2.3 ILA核的配置 
    3. Implement and generate programming file 
    4.利用Analyzer观察信号波形 
    4.1连接器件 
    4.2下载配置fpga 
    4.3载入信号端口名 
    4.4设置触发信号 
    4.5运行并观察信号波形 

    开发实例:ISE如何使用ChipScope

    https://www.cnblogs.com/liujinggang/p/9813863.html 

    3.Vivado如何使用Chipscope

    Vivado作为新的设计工具,并没有集成Chipscope,取而代之的是新的debug工具:hardware debug。后者的优势是可以与SDK联合调试,软硬件协同开发时非常有用,但其无法实时持续的观测信号的变化,且从目前2013.4的版本反应的无法抓取非顶层文件信号的问题(大量时序错误)对设计开发非常不便。

     

    通过对Chipscope工作原理的分析,应该可以通过间接的方式在VIVADO工程中使用,经过上板测试,确实可以做到,下面是实现的步骤:

    1、  Synthesis后点击Open Synthesized Design,完成后点击File原工程综合后导出netlist(.edn)和constraint(.xdc);

    2、  打开Chipscope的Core Insert,将step1中的netlist作为输入,指定输出文件名及路径;

    3、  Chipscope随后自动加载step2的netlist,按照需求添加信号,方法与ISE调用时相同;

    4、  点击Chipscope界面里的insert按键,生成携带ILA核的netlist文件;

    5、  建立新的VIVADO工程,选择post-syn方式,随后加入step4的netlist(.ngo)和step1的constraint;

    6、  Implement  step5建立的VIVADO工程,获得BIT文件(此过程会报一个ucf与xdc的critical warning,不用关注它);

    7、  原工程按照规范流程implement、bitgen,最后导出SDK;

    8、  按照规范流程完成SDK应用程序开发;

    9、  用Chipscope Analyzer配置step6生成的bit文件到芯片,配置界面选择导入step2保存的cdc文件,配置完成后,运行SDK中的run as,随后设置chipscope的触发条件;

    10、此时可以观察信号的实时输出;

    转载于:https://www.cnblogs.com/hcr1995/p/9929359.html

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  • 这是转载大佬的,也可以移植到其他...Vivado Turtorial 01 —— 使用vivado中debug功能(类似ISE中ChipScope) 1.基于BASYS3板子,有如下代码: module top( input clk, input rst, output test_clk ); ...

    这是转载大佬的,也可以移植到其他开发板上。

    Vivado Turtorial 01 —— 使用vivado中debug功能(类似ISE中ChipScope)

    1.基于BASYS3板子,有如下代码:

    module top(
        input        clk,
        input        rst,
        output       test_clk   
        );
        
    parameter DIV_CNT = 2;
        
    reg clk25M;
    reg [31:0] cnt = 0;
    always@(posedge clk)begin
        if (cnt==DIV_CNT-1)
            begin
                clk25M <= ~clk25M;
                cnt <= 0;
            end
        else
            begin
                cnt <= cnt + 1'b1;
            end
    end
    assign  test_clk = rst ? 1'b0 : clk25M;
    

    管脚配置XDC文件内容如下:

    set_property PACKAGE_PIN W5 [get_ports clk]
    set_property IOSTANDARD LVCMOS33 [get_ports clk]
    set_property PACKAGE_PIN V17 [get_ports rst]
    set_property IOSTANDARD LVCMOS33 [get_ports rst]
    set_property PACKAGE_PIN L1 [get_ports test_clk]
    set_property IOSTANDARD LVCMOS33 [get_ports test_clk]
    

    2.占击左侧Run Synthesis,综合

     

    Picture

    3.完成之后,再点击 Open Synthesized Design,打开之后,点Tools下的Set Up Debug...

     

    Picture

    如下

     

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    4.选择Find Nets to Add...

     

    Picture

    5.点OK

     

    Picture

    6.选中想要观察的信号,点OK

     

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    7.出现红色,在红色地方右键。

     

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    8.选择Select Clock Domain

     

     

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    9.选择ALL_CLOCK,然后选择clk_IBUF或clk_IBUF_BUFG

     

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    10.选择合适的采集深度,1024通常够用

     

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    11.Finish

     

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    12.点击左侧的Generate Bitstream

     

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    13.完成后,点Open Hardware Manager

     

    Picture

    14.将板子连接到电脑上,然后Open Target -> Auto Connect

     

    Picture

    15.在xc7a35t上面,右键->Program Device...

     

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    16.Program

     

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    17.点击Trigger

     

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    18.会自动弹出波形

     

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    19.此时,只有test_clk信号,没有rst信号。在Debug Probes区域中,rst_IBUF上右键

     

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    20.Add Probes to Wave Form

     

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    21.即可看到rst也在波形中了,添加其它信号类似

     

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    22.鼠标点住rst_IBUF,拖拽到图中区域放开鼠标

     

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    23.rst_IBUF信号会出现在框中

     

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    24.点开Compare Value下拉菜单,设置如下,点击OK

     

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    25.把BASYS3板子上的SW0,拔到上面。点击Run Trigger按钮

     

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    26.注意到这里应该显示Wait...

     

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    27.此时,在板子上,把SW0拔下来。注意到,这里会一闪而过Full,然后又显示Idle。如果没观察到,可以从25步骤再重来

     

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    28.再打开波形,如下图

     

    Picture

    29.回到这个界面,将Trigger Position 设置为500。再重复24-28步骤。然后再观察波形中,第500个周期,波形前后数据的变化

     

    Picture



    作者:Craftor
    链接:https://www.jianshu.com/p/aaae0524877e
    來源:简书
    著作权归作者所有。商业转载请联系作者获得授权,非商业转载请注明出处。

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  • vivado chipscope

    2021-05-19 16:09:50
    rank_v2~rank_v29-1-104960005.nonecase&utm_term=vivado+drc&spm=1018.2226.3001.4450 其它:屏蔽错误的指令(如下尽管不允许悬空引脚,但实际测试并没有使用到这个引脚,所以不用关心), 直接在tcl console 中...
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空空如也

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chipscopevivado