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  • 千兆PHY之SerDes接口调试

    千次阅读 热门讨论 2020-06-16 16:12:31
    近期在捣鼓88e1512 的sgmii接口。 需求是将88e1512的sgmii接口与一颗交换机的sgmii接口连上,实现sgmii转copper,当然也可以用SFP接到sgmii上实现。 要实现sgmii转copper,要做到以下几点。 第一,在sgmii接口处做AC...

    近期在捣鼓88e1512 的sgmii接口。

    需求是将88e1512的sgmii接口与一颗交换机的sgmii接口连上,实现sgmii转copper,当然也可以用SFP接到sgmii上实现。

    要实现sgmii转copper,要做到以下几点。

    第一,在sgmii接口处做AC耦合处理,这是很重要的,并且电容靠近发射端,事实上没有严格要求,有文档说靠近接收端,这个后面再议。

    第二,要仔细检查88e1512的电源以及时钟,有的需要1.8v,又的需要1.0v,还有需要3.3v,切记不可搞错。我就是因为1.0v误接为1.8v,导致始终无法实现。

    第三,要做好复位和其他配置处理,并且要把mdio接口预留出,方便后期调试,读写寄存器。注意的的是mdio要做上拉处理。

    第三,88e1512 模式是rgmii模式,要实现sgmii,必须通过mdio将模式修改为sgmii转copper模式,具体可以用TI 官方提供的 软硬件工具实现,很方便哦。

    由于交换机sgmii接口模式是默认的,也就不用处理,但是要记住,mac和phy之前模式一定要匹配,才能实现具体功能。

    在确保以上几点后,就可以实现sgmii转copper ~

    PS:TI 的软硬件工具连接

    http://www.ti.com.cn/tool/cn/USB-2-MDIO?keyMatch=USB-2-MDIO&tisearch=Search-CN-everything&usecase=GPN

    我这里有硬件板卡以及上述主要芯片,需要的找可以联系哦,提供技术支持。

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  • 深入理解SERDES接口

    千次阅读 2017-10-29 23:28:15
    http://blog.sina.com.cn/s/blog_aec06aac01013m5g.html 理解SerDes ... FPGA发展到今天,SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express,从ATA到SATA,从并行ADC接口到JESD204, 从RIO到Se

    http://blog.sina.com.cn/s/blog_aec06aac01013m5g.html


    理解SerDes

    www.blog.sina.com.cn/fpgatalk

    FPGA发展到今天,SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express,从ATA到SATA,从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等,都是在借助SerDes来提高性能。SerDes是非常复杂的数模混合设计,用户手册的内容只是描述了森林里面的一棵小树,并不能够解释SerDes是怎么工作的。SerDes怎么可以没有传输时钟信号?什么是加重和均衡?抖动和误码是什么关系?各种抖动之间有什么关系?本篇小文试着从一个SerDes用户的角度来理解SerDes是怎么设计的, 由于水平有限,一定有不够准确的地方,希望对刚开始接触SerDes的工程师有所帮助。

    Contents

    1.     SerDes的价值... 1

    1.1并行总线接口... 1

    1.2SerDes接口... 3

    1.3中间类型... 4

    2.SerDes结构(architecture) 4

    2.1串行器解串器(Serializer/Deserializer) 6

    2.2发送端均衡器( Tx Equalizer) 8

    2.3接收端均衡器( Rx Equalizer) 9

    2.4时钟数据恢复(CDR) 13

    2.5  公用锁相环(PLL) 16

    2.6SerDes编解码... 18

    2.7SerDes收发Driver及差分接口转换... 19

    2.8SerDes环回和调试... 19

    3.抖动和信号集成( Jitter, SI ) 19

    3.1时钟的抖动(clock jitter) 19

    3.2.数据的抖动(data jitter) 20

    4.信号集成(SI)及仿真... 23

    4.1信道channel 23

    4.2芯片封装Package. 24

    4.3SI仿真... 24

    5.结尾... 25

    6.参考资料 了解更多的内容,可以阅读以下内容。...25

     

    1.    SerDes的价值

    1.1并行总线接口

    在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。

    随着接口频率的提高,在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。

    l  时钟到达两个芯片的传播延时不相等(clockskew)

    l  并行数据各个bit的传播延时不相等(dataskew)

    l  时钟的传播延时和数据的传播延时不一致(skewbetween data and clock)
    虽然可以通过在目的芯片(chip #2)内用PLL补偿时钟延时差(clock skew),但是PVT变化时,时钟延时的变化量和数据延时的变化量是不一样的。这又进一步恶化了数据窗口。

    源同步接口方式中,发送侧Tx把时钟伴随数据一起发送出去, 限制了clock skew对有效数据窗口的危害。通常在发送侧芯片内部,源同步接口把时钟信号和数据信号作一样的处理,也就是让它和数据信号经过相同的路径,保持相同的延时。这样PVT变化时,时钟和数据会朝着同一个方向增大或者减小相同的量,对skew最有利。

    我们来做一些合理的典型假设,假设一个32bit数据的并行总线,  

    a)发送端的数据skew = 50ps                        ---很高的要求
    b)pcb走线引入的skew =50ps                      ---很高的要求
    c)时钟的周期抖动jitter = +/-50ps               ---很高的要求
    d)接收端触发器采样窗口 = 250 ps             ---XilinxV7高端器件的IO触发器

    可以大致估计出并行接口的最高时钟 = 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。

    利用源同步接口,数据的有效窗口可以提高很多。通常频率都在1GHz以下。在实际应用中可以见到如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽。DDR Memory接口也算一种源同步接口,如DDR3在FPGA中可以做到大约800MHz的时钟。

    要提高接口的传输带宽有两种方式,一种是提高时钟频率,一种是加大数据位宽。那么是不是可以无限制的增加数据的位宽呢?这就要牵涉到另外一个非常重要的问题-----同步切换噪声(SSN)。

    这里不讨论SSN的原理,直接给出SSN的公式 SSN = L *N* di/dt。L是芯片封装电感,N是数据宽度,di/dt是电流变化的斜率。随着频率的提高,数据位款的增加,SSN成为提高传输带宽的主要瓶颈。图1.2是一个DDR3串扰的例子。图中低电平的理论值在0V,由于SSN的影响,低电平表现为震荡,震荡噪声的最大值达610mV,因此噪声余量只有1.5V/2-610mV=140mV。


                                                         Figure1.2  DDR3串扰演示

    因此也不可能靠无限的提高数据位宽来继续增加带宽。一种解决SSN的办法是使用差分信号替代单端信号,使用差分信号可以很好的解决SSN问题,代价是使用更多的芯片引脚。使用差分信号仍然解决不了数据skew的问题,很大位宽的差分信号再加上严格的时序限制,给并行接口带来了很大的挑战。

     

    1.2 SerDes接口

    源同步接口的时钟频率已经遇到瓶颈,由于信道的非理想(channel)特性,再继续提高频率,信号会被严重损伤,就需要采用均衡和数据时钟相位检测等技术。这也就是SerDes所采用的技术。SerDes(Serializer-Deserializer)是串行器和解串器的简称。串行器(Serializer)也称为SerDes发送端(Tx),(Deserializer)也称为接收端Rx。Figure1.3是一个N对SerDes收发通道的互连演示,一般N小于4。

    可以看到,SerDes不传送时钟信号,这也是SerDes最特别的地方,SerDes在接收端集成了CDR(Clock Data Recovery)电路,利用CDR从数据的边沿信息中抽取时钟,并找到最优的采样位置。

    SerDes采用差分方式传送数据。一般会有多个通道的数据放在一个group中以共享PLL资源,每个通道仍然是相互独立工作的。

    SerDes需要参考时钟(ReferenceClock),一般也是差分的形式以降低噪声。接收端Rx和发送端Tx的参考时钟可以允许几百个ppm的频差(plesio-synchronous system),也可以是同频的时钟,但是对相位差没有要求。

    作个简单的比较,一个SerDes通道(channel)使用4个引脚(Tx+/-,Rx+/-), 目前的FPGA可以做到高达28Gbps。而一个16bits的DDR3-1600的线速率为1.6Gbps*16 = 25Gbps,却需要50个引脚。此对比可以看出SerDes在传输带宽上的优势。

    相比源同步接口,SerDes的主要特点包括:

    l  SerDes在数据线中时钟内嵌,不需要传送时钟信号。

    l  SerDes通过加重/均衡技术可以实现高速长距离传输,如背板。

    l  SerDes 使用了较少的芯片引脚

    1.3 中间类型

    也存在一些介于SerDes和并行接口之间的接口类型,相对源同步接口而言,这些中间类型的接口也使用串行器(Serializer)解串器(Deserializer),同时也传送用于同步的时钟信号。这类接口如视频显示接口7:1 LVDS等。

     

    2. SerDes结构(architecture)

    SerDes的主要构成可以分为三部分,PLL模块,发送模块Tx,接收模块Rx。为了方便维护和测试,还会包括控制和状态寄存器,环回测试,PRBS测试等功能。见图2.1。



                                                         Figure2.1 Basic Blocks of a typical SerDes

    图中蓝色背景子模块为PCS层,是标准的可综合CMOS数字逻辑,可以硬逻辑实现,也可以使用FPGA软逻辑实现,相对比较容易被理解。褐色背景的子模块是PMA层,是数模混合CML/CMOS电路,是理解SerDes去别于并行接口的关键,也是本文要讨论的内容。

    发送方向(Tx)信号的流向: FPGA软逻辑(fabric)送过来的并行信号,通过接口FIFO(Interface FIFO), 送给8B/10B编码器(8B/10B encoder)或扰码器(scambler),以避免数据含有过长连零或者连1。之后送给串行器(Serializer)进行并->串转换。串行数据经过均衡器(equalizer)调理,有驱动器(driver)发送出去。

    接收方向(Rx)信号的流向, 外部串行信号由线性均衡器(Linear Equalizer)或DFE (Decision Feedback Equalizer)结构均衡器调理,去除一部分确定性抖动(Deterministicjitter)。CDR从数据中恢复出采样时钟,经解串器变为对齐的并行信号。8B/10B解码器(8B/10B decoder)或解扰器(de-scambler)完成解码或者解扰。如果是异步时钟系统(plesio-synchronous system),在用户FIFO之前还应该有弹性FIFO来补偿频差。

    PLL负责产生SerDes各个模块所需要的时钟信号,并管理这些时钟之间的相位关系。以图中线速率10Gbps为例,参考时钟频率250MHz。Serializer/Deserializer至少需要5GHz 0相位时钟和5GHz 90度相位时钟,1GHz(10bit并行)/1.25GHz(8bit并行)时钟等。

    一个SerDes通常还要具调试能力。例如伪随机码流产生和比对,各种环回测试,控制状态寄存器以及访问接口,LOS检测, 眼图测试等。

    2.1串行器解串器(Serializer/Deserializer)

    串行器Serializer把并行信号转化为串行信号。Deserializer把串行信号转化为并行信号。一般地,并行信号为8 /10bit或者16/20bit宽度,串行信号为1bit宽度(也可以分阶段串行化,如8bit->4bit->2bit->equalizerà1bit以降低equalizer的工作频率)。采用扰码(scrambled)的协议如SDH/SONET,SMPTE SDI使用8/16bit的并行宽度,采用8B/10B编码的协议如PCIExpress,GbE使用10bits/20bits宽度。

    一个4:1的串行器如图xxx所示。8:1或16:1的串行器采用类似的实现。实现时,为了降低均衡器的工作频率,串行器会先把并行数据变为2bits,送给均衡器equalizer滤波,最后一步再作2:1串行化,本文后面部分都按1bit串行信号解释。

    一个1:4的解串器如图2.3所示,8:1或16:1的解串器采用类似的实现。实现时,为了降低均衡器(DFE based Equalizer)的工作频率,DFE工作在DDR模式下,解串器的输入是2bit或者更宽,本文后面部分都按1bit串行信号解释。




    Serializer/Deserializer的实现采用双沿(DDR)的工作方式,利用面积换速度的策略,降低了电路中高频率电路的比例,从而降低了电路的噪声。

    接收方向除了Deserializer之外,一般带有还有对齐功能逻辑(Aligner)。相对SerDes发送端,SerDes接收端起始工作的时刻是任意的,接收器正确接收的第一个 bit可能是发送并行数据的任意bit位置。因此需要对齐逻辑来判断从什么bit位置开始,以组成正确的并行数据。对齐逻辑通过在串行数据流中搜索特征码字(Alignment Code)来决定串并转换的起始位置。比如8B/10B编码的协议通常用K28.5(正码10’b1110000011,负码10’b0001111100)来作为对齐字。图2.4为一个对齐逻辑的演示。通过滑窗,逐bit比对,以找到对齐码(Align-Code)的位置,经过多次在相同的位置找到对齐码之后,状态机锁定位置并选择相应的位置输出对齐数据。

    2.2发送端均衡器( Tx Equalizer)

    SerDes信号从发送芯片到达接收芯片所经过的路径称为信道(channel),包括芯片封装,pcb走线,过孔,电缆,连接器等元件。从频域看,信道可以简化为一个低通滤波器(LPF)模型,如果SerDes的速率大于信道(channel)的截止频率,就会一定程度上损伤(distort)信号。均衡器的作用就是补偿信道对信号的损伤。

    发送端的均衡器采用FFE(Feed forward equalizers)结构,发送端的equalizer也称作加重器(emphasis)。加重(Emphasis)分为去加重(de-emphasis)和预加重(pre-emphasis)。De-emphasis降低差分信号的摆幅(swing)。Pre-emphasis增加差分信号的摆幅。FPGA大部分使用de-emphasis的方式,加重越强,信号的平均幅度会越小。

    发送侧均衡器设计为一个高通滤波器(HPF),大致为信道频响H(f)的反函数H-1(f),FFE的目标是让到达接收端的信号为一个干净的信号。FFE的实现方式有很多,一个典型的例子如图2.5所示。

    调节滤波器的系数可以改变滤波器的频响,以补偿不同的信道特性,一般可以动态配置。以10Gbps线速率为例,图2.5为DFE频率响应演示。可以看到,对于C0=0,C1=1.0,C2=-0.25的配置,5GHz处高频增益比低频区域高出4dB,从而补偿信道对高频频谱的衰减。




    采样时钟的频率限制了这种FFE最高只能补偿到Fs/2(例子中Fs/2=5GHz)。根据采样定理,串行数据里的信息都包含在5GHz以内,从这个角度看也就足够了。如果要补偿Fs/2以上的频率,就要求FFE高于Fs的工作时钟,或者连续时间域滤波器(Continuous Time FFE)。

    图2.7为DFE时域滤波效果的演示,以10Gbps线速率为例,一个UI=0.1 nS=100ps。演示的串行数据码流为二进制[00000000100001111011110000]。

     

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  • serdes简介

    万次阅读 2016-10-10 14:27:33
    1x 2x 4x 指使用的serdes的数量 1x serDes的速率是1.25G  SGMII interfaces are ...sgmii是串行介质独立媒体接口,一般是phy和mac间的接口。 eTSEC作为MAC层,配置接口如果为RGMII一般外部接PHY 如果支持SG



    1x

    2x

    4x

    指使用的serdes的数量

    1x serDes的速率是1.25G 


    SGMII interfaces are offered via the SerDes interface signals.

    sgmii是串行介质独立媒体接口,一般是phy和mac间的接口。


    eTSEC作为MAC层,配置接口如果为RGMII一般外部接PHY

    如果支持SGMII,外部一般接seDes,外接sfp 光模块





    SGMII是MAC和PHY之间的接口,它还需要经过PHY进行编码和线路均衡等才能变成GE信号。 
    Serdes不再需要PHY,它已经进行了编码。 
    一般情况下,Serdes主要用在芯片和光模块之间或者芯片高速接口连接。


    其实,大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完全兼容,只需配置寄存器即可),直接外接光模块,而不需要PHY层芯片,此时时钟速率仍旧是625MHz,不过此时跟SGMII接口不同,SGMII接口速率被提高到1.25Gbps是因为插入了控制信息,而SerDes端口速率被提高是因为进行了8B/10B变换,本来8B/10B变换是PHY芯片的工作,在SerDes接口中,因为外面不接PHY芯片,此时8B/10B变换在MAC芯片中完成了。8B/10B变换的主要作用是扰码,让信号中不出现过长的连“0”和连“1”情况,影响时钟信息的提取

    GMII:吉比特媒体独立接口是一种以太网接口,简称GMII(Gigabit Media Independent Interface)。简化的吉比特媒体独立接口称为RGMII(Reduced Gigabit Media Independent Interface)。采用RGMII的目的是降低电路成本,使实现这种接口的器件的引脚数从22个减少到12个。GE接口:指的是 Gigabit Ethernet千兆以太网接口带有GE标记的接口,说明是 1000M 以太网网络接口。这种接口有光纤接口,也有电接口.





    编码器出来的是TS流,传输接口为asi口,编码器整个作用过程是把模拟信号变成ES,再打包成PES,再打包成TS流输出


    下面图选自http://wenku.baidu.com/link?url=SMST2P7UrqYaGzJwgFIPV9hTKOJfwA2Qp4P_6C5nSUQ8HXhE93EupK0xBstGHnRrmvOoBgAvhsOc5VpyI8yYusA3WcE5khrBGiO2MbDaMbm






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  • GMII,RGMII,SGMII,TBI,RTBI接口信号及时序介绍千兆以太网MII接口类型主要有GMII、RGMII、SGMII、TBI和RTBI 五种GMII接(如下图): 与MII接口相比,GMII的TX/RX数据宽度由4位变为8位,GMII接口中的控制信号如TX_ER、TX...

    GMII,RGMII,SGMII,TBI,RTBI接口信号及时序介绍

    千兆以太网MII接口类型主要有GMII、RGMII、SGMII、TBI和RTBI 五种

    GMII接(如下图): 与MII接口相比,GMII的TX/RX数据宽度由4位变为8位,GMII接口中的控制信号如TX_ER、TX_EN、RX_ER、RX_DV、CRS和COL的作用同MII接口中的一样,发送参考时钟GTX_CLK和接收参考时钟RX_CLK的频率均为125MHz(1000Mbps/8=125MHz)。在这里有一点需要特别说明下,那就是发送参考时钟GTX_CLK,它和MII接口中的TX_CLK是不同的,MII接口中的TX_CLK是由PHY芯片提供给MAC芯片的,而GMII接口中的GTX_CLK是由MAC芯片提供给PHY芯片的。两者方向不一样。在实际应用中,绝大多数GMII接口都是兼容MII接口的,所以,一般的GMII接口都有两个发送参考时钟:TX_CLK和GTX_CLK(两者的方向是不一样的,前面已经说过了),在用作MII模式时,使用TX_CLK和8根数据线中的4根。 RGMII接口(如下图所示):

    RGMII即Reduced GMII,是RGMII的简化版本,将接口信号线数量从24根减少到14根(COL/CRS端口状态指示信号,这里没有画出),时钟频率仍旧为125MHz,TX/RX数据宽度从8为变为4位,为了保持1000Mbps的传输速率不变,RGMII接口在时钟的上升沿和下降沿都采样数据。在参考时钟的上升沿发送GMII接口中的TXD[3:0]/RXD[3:0],在参考时钟的下降沿发送GMII接口中的TXD[7:4]/RXD[7:4]。

    RGMI同时也兼容100Mbps和10Mbps两种速率,此时参考时钟速率分别为25MHz和2.5MHz。 TX_EN信号线上传送TX_EN和TX_ER两种信息,在TX_CLK的上升沿发送TX_EN,下降沿发送TX_ER;同样的,RX_DV信号线上也传送RX_DV和RX_ER两种信息,在RX_CLK的上升沿发送RX_DV,下降沿发送RX_ER。RGMII的收发时序如下图所示:

    SGMII接口(如下图所示):

    SGMII即Serial GMII,串行GMII,收发各一对差分信号线,时钟频率625MHz,在时钟信号的上升沿和下降沿均采样,参考时钟RX_CLK由PHY提供,是可选的,主要用于MAC侧没有时钟的情况,一般情况下,RX_CLK不使用。收发都可以从数据中恢复出时钟。在TXD发送的串行数据中,每8比特数据会插入TX_EN/TX_ER 两比特控制信息,同样,在RXD接收数据中,每8比特数据会插入RX_DV/RX_ER 两比特控制信息,所以总的数据速率为1.25Gbps=625Mbps*2. 其实,大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完全兼容,只需配置寄存器即可),直接外接光模块,而不需要PHY层芯片,此时时钟速率仍旧是625MHz,不过此时跟SGMII接口不同,SGMII接口速率被提高到1.25Gbps是因为插入了控制信息,而SerDes端口速率被提高是因为进行了8B/10B变换,本来8B/10B变换是PHY芯片的工作,在SerDes接口中,因为外面不接PHY芯片,此时8B/10B变换在MAC芯片中完成了。8B/10B变换的主要作用是扰码,让信号中不出现过长的连“0”和连“1”情况,影响时钟信息的提取,关于8B/10B变换知识。

    TBI接口(如下图所示):

    TBI即Ten Bit Interface的意思,接口数据位宽由GMII接口的8位增加到10位,其实,TBI接口跟GMII接口的差别不是很大,多出来的2位数据主要是因为在TBI接口下,MAC芯片在将数据发给PHY芯片之前进行了8B/10B变换(8B/10B变换本是在PHY芯片中完成的,前面已经说过了),另外,RX_CLK+/-是从接收数据中恢复出来的半频时钟,频率为62.5MHz,RX_CLK+/-不是差分信号,而是两个独立的信号,两者之间有180度的相位差,在这两个时钟的上升沿都采样数据。RX_CLK+/-也叫伪差分信号。除掉上面说到的之外,剩下的信号都跟GMII接口中的相同。大多数芯片的TBI接口和GMII接口兼容。在用作TBI接口时,CRS和COL一般不用。

    RTBI接口(如下图所示):

    RTBI即Reduced TBI,简化版TBI,接口数据位宽为5bit,时钟频率为125MHz,在时钟的上升沿和下降沿都采样数据,同RGMII接口一样,TX_EN线上会传送TX_EN和TX_ER两种信息,在时钟的上升沿传TX_EN,下降沿传TX_ER;RX_DV线上传送RX_DV和RX_ER两种信息,在RX_CLK上升沿传RX_DV,下降沿传RX_ER。

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  • 串行器/解串器(serdes)作为千兆位串行链路的核心,可将器件中的并行数据转化为串行数据流,实现与外部世界的通信。与并行接口相比,支持串行器/解串器的串行链路不但可缩减器件面积与封装尺寸,同时还可降低功耗与...
  • 它是Infiniband,千兆位以太网,光纤通道和10千兆位以太网的XAUI接口中使用的编码方案。它是一种值查找类型的编码方案,其中将8位字转换为10位符号。这些符号确保了时钟恢复的跳变次数。 表3-1给出了一些8位值的示例...
  • IMS Research的调查显示,带有视频功能的汽车音响主机的数量将会由2006年的850万台增长到2015年的2660万...这种连接支持千兆位/秒的数据传输速率,远超过传统车载网络的波特率,并可以利用点对点串行器/解串器(SerDes
  • 千兆以太网物理层 8B1Q4/4D-PAM5

    千次阅读 2021-04-06 20:32:16
    MAC和PHY之间是GMII接口(当然用的最多的是SGMII接口,这种情况下PHY就要配置成serdes接口了),GMII是8位数据并行传输,那么8B1Q4就是再一个时钟的节拍下,将GMII的8 bit ( 8B )数据通过4个符号码元(Q4)发送出去...
  • FPGA供应商多年来一直支持千兆串行/解串(SERDES)收发器。然而在过去,大多数ADC和DAC不能通过这些高速串行接口进行配置,就是说FPGA与转换器无法与任何常用标准接口,利用高串行-解串(SERDES)带宽。  JESD204B...
  • Applied Micro Circuits公司开始进军... AMCC同时推出一款OC-48收发器S3165,适用于WAN产品,其数据接口可达16位,为低功率SONET/SDH/千兆以太网/光纤通道/HDTV/ESCON/DTV/D1数据接口提供SerDes功能。该款收发器速率
  • 以太网接口:sgmii(千兆mii) xuai接口(万兆mii接口) sgmii是mac和phy之间的媒体接口(单工) serdes是通用可编程高速串行接口(双工) ...其实,大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完...
  • IMS Research的调查显示,带有视频功能的汽车音响主机的数量将会由2006年的850万台增长到2015年的2660万...这种连接支持千兆位/秒的数据传输速率,远超过传统车载网络的波特率,并可以利用点对点串行器/解串器(SerDes

空空如也

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千兆serdes接口