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  • 本关需要你根据所学的组合逻辑及数字电路的知识完成半加器的设计,验证满足一位半加器的规则,根据逻辑真值表和逻辑表达式完成表决功能。熟悉Quartus II的Verilog HDL文本设计流程,掌握组合逻辑电路的设计仿真和...

    本关需要你根据所学的组合逻辑及数字电路的知识完成半加器的设计,验证满足一位半加器的规则,根据逻辑真值表和逻辑表达式完成表决功能。熟悉Quartus II的Verilog HDL文本设计流程,掌握组合逻辑电路的设计仿真和硬件测试的方法。最后完善一位半加器电路的功能描述风格Verilog HDL 代码。

    逻辑原理
    一位半加器电路中, A、B为两个 1 位数,不考虑来自低位的进位, A、 B 相加的结果为 So,产生的进位为 Co。
    设输入为 A、 B,且 A 表示被加数,用二进制数1,0表示该输入值; B 表示加数,用二进制数1,0表示该输入值。 则一位半加器电路的真值表如下表所示。

    一位半加器真值表
    在这里插入图片描述

    //hadder_test.v
    module hadder_test(a,b,cout,sum);
    // 请在下面添加代码,完成一位半加器功能
    /* Begin */
      input a,b;
           output  cout;
           output sum;
    
    assign {cout,sum}=a+b;
    
    /* End */
    endmodule
    
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  • 验证半加器和全加器的逻辑功能。 学会逻辑分析仪的使用方法。实验原理数字电路分为组合逻辑电路和时序逻辑电路两类。任意时刻电路的输出信号仅取决于该时刻的输入信号,而与信号输入前电路所处的状态无关,这种电路...

    bf6ecabef46fc1a9850413f169372b43.png

    实验仪器

    • Multisim电路仿真
    • 74LS00 二输入端四与非门 3片
    • 74LA86 二输入端四异或门 1片
    • 74LS54 四组输入与或非门 1片

    实验目的

    1. 掌握组合逻辑电路的功能测试。
    2. 验证半加器和全加器的逻辑功能。
    3. 学会逻辑分析仪的使用方法。

    实验原理

    数字电路分为组合逻辑电路和时序逻辑电路两类。任意时刻电路的输出信号仅取决于该时刻的输入信号,而与信号输入前电路所处的状态无关,这种电路叫做组合逻辑电路。

    分析一个组合电路,一般从输出开始,逐级写出逻辑表达式,然后利用公式或卡诺图等方法进行化简,得到仅含有输入信号的最简输出逻辑函数表达式,由此得到该电路的逻辑功能。

    两个一位二进制数相加,叫做半加,实现半加操作的电路称为半加器。两个一位二进制数相加的真值表见表5-1,表中Si表示半加和,Ci表示向高位的进位,Ai 、Bi 表示两个加数。

    47a97fdccce4dd1f0ab3a02e3268e3ac.png
    表5-1 半加器真值表

    从二进制数加法的角度看,表中只考虑了两个加数本身,没有考虑低位来的进位,这也就是半加一词的由来。由表5-1可直接写出半加器的逻辑表达式:

    Si=`AiBi +`BiAi、Ci=AiBi。由逻辑表达式可知,半加器的半加和Si是Ai 、Bi 的异或,而进位Ci是Ai、Bi相与,故半加器可用一个集成异或门和一个与门组成。

    两个同位的加数和来自低位的进位三者相加,这种加法运算就是全加,实现全加运算的电路叫做全加器。如果用Ai 、Bi分别表示A、B两个多位二进制数的第i位,Ci 1表示低位(第i-1位)来的进位,则根据全加运算的规则可列出真值表如表5-2。

    6e5711a9ea8825184a003279bc5ba1c6.png
    表5-2 全加器的真值表

    利用卡诺图可求出Si 、Ci的简化函数表达式:

    Si=Ai⊕Bi⊕Ci-1

    Ci=(Ai⊕Bi)⊙Ci + Ai⊙Bi

    可见,全加器可用两个异或门和一个与或门组成。

    如果将数据表达式进行一些变换,半加器还可以用异或门、与非门等元器件组成多种形式的电路(见图5-2,图5-3)。

    实验内容及步骤

    1.组合逻辑电路功能测试

    ① 用2片74LS00组成图5-1所示逻辑电路。为便于接线和检查,在图中要注明芯片编号及各引脚对应的编号。

    3a931e3f6a1f80a808701579f35f9ad4.png
    图5-1

    f5f759560572e2502b6221ba85db7e6d.png
    5-1电路图

    ② 用逻辑分析仪来分析逻辑表达式。

    ③ 按表5-3要求,改变A、B、C的状态,填表并写出Y1、Y2逻辑表达式。

    7a21317a69648581077d2a0bc2ffaea8.png
    表5-3

    答:

    6e3fd5dd9f394055cd70455c7fb99f66.png

    ④ 将运算结果与理论值比较。

    2. 测试用异或门(74LS86)和与非门组成的半加器的逻辑功能

    根据半加器的逻辑表达式可知,半加器Y是A、B的异或,而进位Z是A、B 相与,故半加器可用一个集成异或门和二个与非门组成,如图5-2。

    6882568b33fbe79645734204c5e211fd.png

    ① 在实验仪上用异或门和与非门接成以上电路。

    7d9cd0879db959bb859ffb05c7bef76c.png
    5-2电路图

    ② 按表5-4要求改变A、B状态,填表。

    2fbccac284b6e1f86fcb9a69dee03386.png
    表5-4

    3. 测试全加器的逻辑功能

    ① 写出图5-3电路的逻辑表达式。

    45c6047e1d263d2d9c33e3452ee08ff9.png
    图5-3

    9d4137f75a9f709007b72efad695d4b0.png
    5-3电路图

    答:

    0b2ce435e9dd129ea03c60680b77f6c1.png

    ② 根据逻辑表达式列真值表。(表5-5)

    4a5641fbeaaf4ffc27dd1408c795ed9f.png

    ③ 根据真值表画逻辑函数Si、Ci的卡诺图。

    575eca90b465b9e8ddf13e249c9a4a16.png

    ④ 填写表5-5各点状态。

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  • 用MATLAB/SIMULINK实现半加器、全加器的组合数字逻辑电路设计及仿真 一、实验目的: 1.学会用电子仿真软件 MATLAB7(SIMULINK) 设计半加器及全加器数字...5.验证半加器和全加器的逻辑功能(真值表) 二、实验准备 :...

    用MATLAB/SIMULINK实现半加器、全加器的组合数字逻辑电路设计及仿真

    一、实验目的:

    1.学会用电子仿真软件 MATLAB7(SIMULINK) 设计半加器及全加器数字逻辑电路
    2.掌握半加器、全加器的工作原理。
    3.学会用Scope(示波器)观察半加器,全加器的输入及输出波形
    4.掌握simulink组合电路的分析和设计方法
    5.验证半加器和全加器的逻辑功能(真值表)

    二、实验准备

    :根据分析所给的逻辑组合电路, 写出其输入与输出之间的逻辑关系(逻辑函数表达式或真值表),从而评定该电路的逻辑功能的方法。一般是首先对给定的逻辑电路,按逻辑门的连接方法,逐一写出相应的逻辑表达式,然后写出输出函数表达式,这样写出的逻辑函数表达式可能不是最简的,所以还应该利用逻辑代数的公式或者卡诺图进行简化。 再根据逻辑函数表达式写出它的真值表,最后根据真值表分析出函数的逻辑功能。

    三、实验实施

    1. 构建一个半加器
      打开MATLAB 7,在matlab7的 command windows窗口中输入simulink启动Simulink,或按下工具栏中 图标,直接启动simulink。
      启动SIMULINK以后,打开Simulink library browser中文件(File)菜单中新建(New)一个模型文件(model),文件名为HalfAdder.mdl, 参考下图完成半加器电路。此文件需要使用导三个库中的模块:Logical and Bit Operations,sources和sinks。先从逻辑门开始。
      在simulink library browser中,双击Logic and Bit Operations。将Logical Operator模块拖到工作窗口中,双击模块打开Block Parameters窗口,将Main标签中的Operator选项改为XOR。再拖入一个AND门。
      接下来是输入信号。选用Pulse Generator以便检查是否得到了想要的输出。打开Sources面板,拖入两个Pulse Generator并放置再窗口的左侧。
      这两个Pulse Generator作为加法器真值表的两个输入。双击第一个Pulse Generator并将它的周期(period)设定为8秒,相位延迟(phase delay)设定为4秒。将这个Pulse Generator重命名为Ai input,作为输入的最小标志位(least-significant bit)。双击第二个Pulse Generator,将周期设定为4秒,相位设定为2秒,重命名为Bi input。选择edit菜单,选择copy model to clipboard选项,将电路图复制粘贴如下图:
      在这里插入图片描述
      在这里插入图片描述
      按照上图的方式将输入和两个逻辑门连接起来。
      将两个Scope连接到Pulse Generator可以检查其输出波形是否是你想要的。打开Sinks面板,拖入两个Scope放到Pulse Generator的旁边,并将两者连接好。双击Scope就可以打开输出波形的窗口。选择Simulation菜单下Start来运行模型(或按下 按钮),可以看到x和y的信号波形。注意输入向量(Bi Ai)在最初的两秒内的数值是00,然后是01,10,11这是加法器真值表的四个数值。现在来检查输出是否是真值表的数值。将Scope与XOR门和AND连接起来,运行仿真(CTRL加T键),分别双击Bi ,Ai,Si,Ci图标,观察输出波形是否和预料一致。注意记得时常保存文件。将电路图及二个输入,二个输出信号输出图复制粘贴在下图(如下图所示):
      在这里插入图片描述
      在这里插入图片描述
      1.通过分析波形图,完成下列半加器的真值表
      Ai Bi S i Ci
      0 0 0 0
      0 1 1 0
      1 0 1 0
      1 1 0 1
      半加器中Si的逻辑表达式为: Si=Ai⊕Bi (注:⊕为异或符号)
      半加器中Ci的逻辑表达式为: Ci= AiBi
    2. 构建一个全加器
      打开MATLAB 7,在matlab7的 command windows窗口中输入simulink启动Simulink,或按下工具栏中 图标,直接启动。
      启动SIMULINK以后,打开Simulink library browser 中文件(File)菜单中新建(New)一个模型文件(model),文件名为FullAdder.mdl,保存好此文件,以备以后的多位先行加法器(n位)设计要用到,用来创建子系统。 参考下图的加全器逻辑电路图。此文件需要使用导三个库中的模块:Logical and Bit Operations,sources和sinks。先从逻辑门开始。
      参考下图,放置好全加器的各种逻辑门器件及连接好连接线,选输入信号。选用Pulse Generator。打开Sources面板,拖入三个Pulse Generator并放置在窗口的左侧。这三个Pulse Generator作为加法器真值表的三个输入。双击第一个Pulse Generator并将它的周期(period)设定为16秒,相位延迟(phase delay)设定为8秒。你可以将这个Pulse Generator重命名为Ai input,作为输入的最小标志位(least-significant bit)。双击第二个Pulse Generator,将周期设定为8秒,相位设定为4秒,重命名为Bi input, 双击第三个Pulse Generator,将周期设定为4秒,相位设定为2秒,重命名为Ci-1 input。选择simulation菜单 ,选择configurations parameters 菜单,将simulation time中 stop time改为20, 并将各线连接好。双击Scope就可以打开输出波形的窗口。选择Simulation菜单下Start来运行模型(或按下 按钮),可以看到x和y的信号波形。注意三个输入向量(Ai,Bi,Ci-1)在最初的2秒内的数值是000,然后是001,010,011,100,101,110,111。这是全加法器真值表的八个数值。现在来检查输出是否是真值表的数值。运行仿真(CTRL加T键),分别双击Ai,Bi,Ci-1,Si,Ci图标,观察输出波形是否和预料一致。注意记得时常保存文件(按下CTRL加S键)。选择edit菜单下copy model to clipboard选项,将电路图及三个输入,二个输出信号输出图复制粘贴在下图(如下图所示):
      在这里插入图片描述
      在这里插入图片描述
      在这里插入图片描述
      在这里插入图片描述
    3. 通过分析波形图,完成下列全加器的真值表
      Ai Bi Ci-1 Si Ci
      0 0 0 0 0
      0 0 1 1 0
      0 1 0 1 0
      0 1 1 0 1
      1 0 0 1 0
      1 0 1 0 1
      1 1 0 0 1
      1 1 1 1 1

    全加器中Si的逻辑表达式为: Si=Ai⊕Bi⊕Ci-1 (注:⊕为异或符号)
    全加器中Ci的逻辑表达式为: Ci=AiBi+(Ai⊕Bi)Ci-1

    四、实验目标检验

    自查:对照所学理论知识,总结半加器及全加器中Si,Ci以及CLA的逻辑表达式,并与运行结果对比。

    参考书目

    1. 计算机组成原理教师用书 蒋本珊 清华大学出版社
    2. 计算机组成原理 (第三版)蒋本珊 清华大学出版社
    3. 计算机组成原理 (第二版)唐朔飞 高等教育出版社
    4. 电子计算机组成原理(第三版)蒋本珊 北京理工大学出版社
    5. 计算机组成原理 (第四版)白中英 北京邮电大学大学出版社.
    6. 数字电子技术基础(数字部分) 康华光 高等教育出版社
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  • 验证半加器和全加器的逻辑功能。 3.复习二进制数的运算规律。二、实验设备和器件1. 在线实验教学智能考核系统、Proteus软件、计算机等。2. 器件: (1)74LS00:二输入端四与非门,3片(2)74LS86:二输入端四异或...

    组合逻辑电路(半加器全加器及逻辑运算)

    一、实验目的

    1.掌握组合逻辑电路功能调试的基本方法。

    2.验证半加器和全加器的逻辑功能。

    3.复习二进制数的运算规律。

    二、实验设备和器件

    1. 在线实验教学智能考核系统、Proteus软件、计算机等。

    2. 器件:

    (1)74LS00:二输入端四与非门,3片

    (2)74LS86:二输入端四异或门,1片

    3. Proteus仿真库元件:

    (1)LOGICPROBE(BIG) //逻辑探头(大)

    (2) LOGICSTATE //逻辑状态输入

    (3)74LS00,74LS86

    (4)LED-BLUE,LED-GREEN,LED-RED等

    4. 器件引脚图

    三、实验预习要求

    1.复习组合逻辑电路的分析方法。

    2.复习用与非门和异或门构成的半加器、全加器的工作原理。

    3.复习二进制数的运算。

    四、实验预习问题回答

    1. 简述组合逻辑电路的基本分析步骤。

    答:

    (1)有给定的逻辑电路图,写出输出端的逻辑表达式;

    (2)列出真值表;

    (3)通过真值表概括出逻辑功能,看原电路是不是最理想,若不是,则对其进行改进。

    2. 简述组合逻辑电路的基本设计步骤。

    答:

    (1) 由实际逻辑问题列出真值表;

    (2) 由真值表写出逻辑表达式;

    (3) 化简、变换输出逻辑表达式;

    (4) 画出逻辑图。

    实验二 组合逻辑电路(半加器全加器及逻辑运算)

    一、实验目的(略)

    二、实验设备和器件(略)

    三、实验方法与步骤

    1.按照实验要求的电路图连接好仿真电路图

    2.打开屏幕截取器,然后再打开编辑实验报告,生成gif动态仿真截图

    四、实验内容和仿真结果

    在Proteus软件中,按照下列实验内容要求完成仿真电路的连接和功能测试等。

    齐鲁工业大学实验报告(附页)

    1.测试门电路逻辑功能

    (1)用2片74LS00按照图2.1完成的带有时间戳信息的仿真电路图如图2.1-1所示。

    7b911f93556ae6dad2298a72d029bfd5.png

    图2.1-1带有时间戳信息的仿真电路图

    (2)按表2.1要求,改变A、B、C的状态填表并写出Y1、Y2的逻辑表达式。测试结果如表2.1所示。

    d84ebbf63bbf0ca3de839c7efce3b9f3.png

    Y1、Y2的逻辑表达式分别是:

    Y1=A’BC’+A’BC+AB’C’+AB’C+ABC’+ABC

    Y2=A’B’C+A’BC’+A’BC+AB’C

    2.测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。

    根据半加器的逻辑表达式可知,半加器的和Y为A和B异或,进位Z是A和B相与,故半加器可用一个集成异或门和二个与非门组成。

    (1)按照图2.2完成的带有时间戳信息的仿真电路图如图2.2-1所示仿真电路。A和B端设置输入逻辑电平,Y、Z端测试相应的输出逻辑电平。

    b92e5e3a97a71ba91e1a96fbef740b21.png

    图2.2-1带有时间戳信息的仿真电路图

    (2)按表2.2要求改变A、B状态,仿真测试过程GIF图如图 2.2-2所示,测试结果如表2.2所示。

    07bacd17145667a93d13b7ea50b45445.png

    表2.2

    3.测试全加器的逻辑功能。

    齐鲁工业大学实验报告(附页)

    (1)按照图2.3完成的带有时间戳信息的仿真电路图如图2.3-1所示仿真电路。

    80bd89ea1ff48123f417e77df5f64170.png

    图2.3-1带有时间戳信息的仿真电路图

    写出图2.3电路的Y、Z、X1、X2、X3、Si、Ci的逻辑表达式:

    Y= Ai’Bi’Ci-1’+ Ai’ Bi’ Ci-1 + Ai’ Bi Ci-1’+ Ai’BiCi-1 + Ai Bi’Ci-1’+ Ai Bi’Ci-1

    Z= Ai’ Bi Ci-1’+ Ai’ Bi Ci-1 + Ai Bi’ Ci-1’+ Ai Bi’ Ci-1

    X1= Ai’ Bi’ Ci-1’+ Ai’ Bi’ Ci-1 + Ai’Bi Ci-1’+ AiBi’ Ci-1’+ Ai Bi Ci-1’+ AiBiCi-1

    X2= Ai’ Bi’ Ci-1’+ Ai’ Bi’ Ci-1 + Ai’Bi Ci-1 + AiBi’ Ci-1 + Ai Bi Ci-1’+ AiBi Ci-1

    X3= Ai’ Bi’ Ci-1’+ Ai’ Bi Ci-1’+ Ai’ Bi Ci-1 + AiBi’ Ci-1’+ Ai Bi’ Ci-1 + AiBi Ci-1’

    Si= Ai’ Bi’ Ci-1 + Ai’ Bi Ci-1’+ Ai Bi’ Ci-1’+ AiBi Ci-1

    Ci= Ai’ Bi Ci-1 + AiBi’Ci-1 + Ai Bi Ci-1’+ Ai Bi Ci-1

    (2)根据Si、Ci的逻辑表达式列真值表。

    11ebaabd4304e95e08964faf1b5ffa40.png

    5ebd1c7d37105bf0fb0163419f760f5b.png

    (3)根据Si、Ci的真值表画逻辑函数Si、Ci的卡诺图。

    333878f37d51efb70886a3f1b27ac6c1.png

    (4)根据仿真电路2.3-1,仿真测试过程GIF图如图 2.3-2所示,将仿真测试结果填入表2.3

    bae2d9a167caaab28a2a70e8cc04a6bc.png

    五、实验总结

    1.实验中遇到的问题及解决办法。

    (1)对软件操作不熟练,操作不流畅,经过多加练习得到改善;

    (2).对实验流程不够清晰,通过多加练习得到解决;

    2.实验的心得体会。

    a.掌握了组合逻辑电路功能调试的基本方法。

    b.验证了半加器和全加器的逻辑功能。

    c.复习二进制数的运算规律。

    展开全文
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    实验一 一、实验目的 学习multisim仿真软件的基本操作和分析方法 使用multisim对数字电路进行功能验证 二、实验内容 利用基本逻辑门对半加器进行电路设计和仿真 ...  半加器的逻辑表达式: ...
  • 全加器功能:完成两个1位二进制数的加法,并考虑进位输入。 真值表 逻辑式 全加器实现方法:用2个半加器组成。 半加器的Verilog描述 module h_adder (A,B,SO,CO);...全加器的逻辑电路图(其中ne...
  • 组合逻辑: 多路选择器、加法器(半加器、全加器)、译码器(地址译码器、显示译码器、2-4译码器、3-8译码器)、乘法器 时序逻辑: 计数器、分频器、定时器、移位寄存器 一、Verilog文件基本结构 1、模块声明 ...
  • 算术运算电路

    2021-02-03 17:45:27
    本节介绍加法运算和减法运算的逻辑电路。一、半加器和全加器1.半加器 半加器和全加器是算术运算电路中的基本单元,它们是完成1位二进制数相加的一种组合逻辑电路。两个1二进制的加法运算如下表所示,其中S表示和数...
  • 一位全加器

    千次阅读 2020-07-16 18:03:16
    而一位半加器的设计思想就是利用真值表来进行设计即可。 二、实验代码 **代码分析:**实验代码由三部分组成,第一部分是使用真值表来描述一个半加器,有两个输入端a,b和两个输出端co,so;第二部分是或门的逻辑...
  • 3、 掌握组合逻辑电路的设计方法,理解半加器和全加器的逻辑功能。 4、 掌握中规模集成电路加法器的工作原理及其逻辑功能。 二、 实验原理 ① 数据选择器 数据选择器又称多路选择器,是一个数据开关,它从N路源数据...
  • 利用周期极化反转铌酸锂(PPLN)光波导中和频(SFG)、级联倍频(SHG)和差频(DFG)、级联和频与差频等二阶和级联二阶非线性效应,提出并理论...实现40 Gbit/s全光半加器、半减器、与门、或门、异或门等多种逻辑功能...
  • 在结构体中,我们可以看出其实现的功能逻辑,但却无法知道底层电路模块如何连接(用了与门还是或门,半加器还是全加器,如何级联)。 2.数据流(RTL)描述 数据流描述以并行赋值语句为基础,当任一输入信号值发生...
  • 目录 0、绪论 ...半加器(half adder)的功能是将两个一位二进制数相加。它具有两个输入和两个输出,两个输入分别为 A、B,代表着等待相加两个数,输出为 Sum、Carry;Sum代表加结果,Carry 代...
  • 1.用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模块单元。 2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能,并下载到实验板测试,要求用拨码开关设定输入信号,...

空空如也

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半加器的逻辑功能