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    FPGA 之 SOPC 系列(九)SOPC 补充:altera与xilinx对比

    今天给大侠带来今天带来FPGA 之 SOPC 系列第九篇,同时也是最后一篇,SOPC 补充:altera与xilinx对比,希望对各位大侠的学习有参考价值,话不多说,上货。

    本篇主要对altera和xilinx开发做了个总结,同时对SOPC做了简单的开发流程对比,可以帮助在掌握altera的SOPC开发的基础很快的学习xilinx的SOPC开发。

    以下为本篇的目录简介:

    • 9.1 开发工具对比

    • 9.2 开发流程对比

     

    9.1 开发工具对比

    • Altera 的开发工具有Quartus II 、Sopc builder、Nios II、signal tap II、DSP Builder;

    • Xilinx 的开发工具有ISE、EDK、SDK、ChipScope 、System Generator;

    Quartus II 相对于ISE,都是逻辑设计软件,功能相当;

    Sopc builder 相对于EDK,用来建立软核,Sopc builder 是生成bsf 文件与quartus 接口,生成ptf 文件与nios 接口,而edk 则可直接生成目标文件(bit),而且还可以用EDK 进行软件设计,也就是说EDK 可以不依赖ISE 和SDK 就可独立完成一个设计。相比之下EDK 要胜sopc builder 一筹。

    Nios II 相对于SDK,两者功能相当,而且界面相似度达到99%。用SDK 进行软件开发比

    在EDK 中还是要好一些,界面比EDK 中的友好。

    signal tap II 相对于ChipScope,嵌入式逻辑分析仪,方便调试;DSP Builder 相对于SystemGenerator 用来建立DSP 的算法模块。

     

    9.2 开发流程对比

    ALTERA 的SOPC 开发流程:

     

    硬件设计

    首先,通过QUARTUS II 建立工程,新建一个Block Diagram/Schematic File 文件;

    再打开SOPC Builder 建立CPU 系统,添加IP,点击Genenater 生成.bsf 和.ptf 目标文件;再回到QUARTUS II,将bsf 文件导到入Schematic 中,分配引脚,编译生成sof 和pof 文件。硬件设计算是完成。

     

    软件设计

    打开nios II,新建工程,select target hardware 为前面生成的pft 文件,建立软件程序,编译生成elf 文件。

     

    下载调试

    先通过JTAG 接口下载sof 文件(硬件),再下载elf 文件查运行或debug。

     

    固化

    通过AS 接口下载POF 文件,再通过JTAG 下载ELF 文件。

     

    硬件设计

    打开EDK,建立CPU 系统,添加IP,点击update bitstream,生成硬件bit 流文件。

     

    软件设计

    方式一、在EDK 里添加C 代码,将软件与硬件合成一个bit 文件,这样程序在片内运行,适合于比较小的程序。

    方式二、在EDK 里添加C 代码,硬件生成bit 文件,软件生成elf 文件,bit 下载到片内,elf 下载到片外。

    方式三、在SDK 里进行软件设计,同样生成elf 文件,界面比edk 的要友好。

     

    下载调试与固化

    如果软件与硬件合成了一个bit 文件,则只需要下载和固化mcs(bit 转化而来)文件了。如果软件比较大,则需要分两次下载,bit 下载到片内,elf 下载到片外,若要固化到flash 里,则还需要在edk 里添加bootloader 代码,将其与硬件合成一个bit 文件。再将bit 转化为mcs后固化到FPGA 配置芯片里,elf 文件下载到片外flash 里。

    从开发流程来看, EDK 可以不依赖ISE 就能完成SOPC 的设计,当然它也可以像altera 那样,将cpu 软核导入到ise 中去。由此看来,xilinx 的开发流程更加的灵活,相比altera 要强大。

    FPGA 之 SOPC 系列第九篇就到这里结束,本系列也更新到此,后续有时间再给各位大侠继续更新相关内容,祝各位大侠一切安好,有缘再见!

     

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  • 内容 :Lattice与Altera、Xilinx对比 来自 :时间的诗 1.Lattice与Altera、Xilinx对比 lattice的FPGA是基于EEPROM的,在你设计的时候程序不会因为你掉电而消失 而altera的和xilinx的都是基与SRAM的,程序会...

    需求说明:Lattice系统FPGA入门

    内容       :Lattice与Altera、Xilinx对比

    来自       :时间的诗


    1.Lattice与Altera、Xilinx对比

    lattice的FPGA是基于EEPROM的,在你设计的时候程序不会因为你掉电而消失

    而altera的和xilinx的都是基与SRAM的,程序会因为你掉电而消失,当然你可以外置EEPROM或者FLASH。下载入编译工具生成的POF文件,同样可以达到掉电不消失的效果。至于开发环境,lattice的ispLEVER跟Altera的quartus以及xilinx的ISE都大同小异。因为FPGA的设
    计流程在那里,所以工具没太大的不同。

    注:ISPLever版本太低时,需要更新器件库,才能找到对应的FPGA型号。
    另外,lattice的ISPLever已经停止更新了,改成Diamond了,建议你升级软件。


    2.集成开发环境(IDE)

    Altera :QuartusII
    Xilinx :ISE
    Lattice:Diamond

    3.网友讨论

    网友第一篇:lattice FPGA调试之路— 触摸lattice

    来自:http://www.51hei.com/mcu/3542.html

    FPGA的概念其实是Lattice最早提出的,但由于其高层决策的失误,导致Lattice产品一度退出了FPGA市场,现在也是一直处于追赶的地位。Lattice目前在高端市场,已经完全退出,因此在Xilinx的V5~V7,Altera的S4~S5,都看不到Lattice的竞争产品。

         在中低端市场,近几款产品(ECP2/3/4),Lattice产品的优势非常明显(性价比很高),与Xilinx和Altera竞争很有优势。尤其是在多SerDes的FPGA上,产品价格直接就把其余两家踢出去了。 同时,目前Lattice的SerDes主要还是3.2Gbps(ECP2/3),在通信市场
    的应用比较吃亏,其现在推出的ECP4系列,SerDes能达到6Gbps,有所提高。另外提一下,Laittice的EPLD和ispPAC的芯片目前应用很广泛,竞争力很强。

        因此,对比Lattice和Altera,主要需要看你应用在那个领域,成本/指标/性能需要综合考虑。另外,需要特别说下,两家的EDA工具对比,Lattice的Diamond确实不是很好用,尤其是综合工具,因为Synplify支持的不好,导致综合编译效果很差。最新版本不知道是多少,但年初就拿到1.4的软件,现在版本好像是1.5了,官网上应该还没有发布。(by)

    FPGA主要有三大厂家,由altera,xilinx,lattice三足鼎立。目前为止用过只有altera和lattice的,而且用altera的FPGA主要是中低端系列的芯片,没有深入应用过,这里主要谈的是lattice的ECP3系列FPGA。
            从2013年11月开始了解和学习lattice的FPGA,到现在为止有4、5个月的时间了吧。开始应用lattice FPGA主要是从它datasheet和hardware design着手,根据不同的产品与应用来选型。
            以ECP3系列FPGA为例,从datasheet可以知道ECP3系列的器件有:ECP3-17、ECP3-35、ECP3-70、ECP3-95和ECP3-150等系列器件。内部资源与特性介绍:
             (1)、低功耗优化设计,低成本,高性能;
             (2)、内嵌高速收发器SERDES(可达3.2G)、EBR,PLL、DLL、distributed RAM、DSP模块、I/O接口和可编程功能单元PFU等;
             (3)、源同步接口,可支持DDR,DDR2,DDR3SDRAM最高可达800Mbit/s,通用I/O接口支持1Gbit/s速率;
             (4)、灵活到sysIO,可支持LVCOMS,LVTTL,HSTL,SSTL,LVDS等电平标准;
             (5)、加载配置逻辑:支持加密、双启动和透明在线升级(TransFR)等加载方式;

    硬件设计和调试用的是ECP3-35EA系列FPGA,这个系列FPGA的器件选型有:
            (1)、查找表(K LUTs):33;
            (2)、内嵌块RAM数量(EBR):72,容量:1327Kbit;
            (3)、分布式RAM(distributed RAM):68Kbit;
            (4)、等效18*18乘法器数量有64个;(5)、3.2Gbit/s SERDES通道数:4;
            (6)、PLLs+DLLs:4+2;
            (7)、可支持的封装有:256pin fpBGA(17mm*17mm)4/133,484ball fpBGA(23mm*23mm)4/295,672ball fpBGA(27mm*27mm) 4/310;
            下篇主要介绍ECP3-35EA-F484器件的硬件方面设计。

    网友第二篇:lattice FPGA调试之路— 硬件设计1

    来自:http://www.51hei.com/mcu/3541.html

    这篇主要介绍lattice FPGA的硬件设计,选用的器件是ECP3-35EA-8FN484,可以兼容ECP3-70EA-8FN484芯片。
     1、器件内部资源介绍:逻辑资源查找表LUTs:33K;
                                    内嵌存储块数SysMemBlock(18kbits):72;
                                    内嵌RAM容量EBR(kbits):1327;    
                                    分布式RAM容量Distributed RAM Bits(kbits):68;
                                    等效乘法器数量18*18 multiplers:64;
                                    3.2G高速收发器serdes(Quad):1;
                                    锁相环PLLS+DLLS:4+2;
                                    封装及可用IO:484-ball fbGBA(23mm*23mm),4\295;
    2、Bank分布:共有,9个bank,bank0至bank8,其中serdes quad占用bank4与bank5,bank8主要用来作为芯片的配置管脚或一些专用引脚,只有少部分作为可用io;因此用户可用IO主要是bank0、bank1、bank2、bank3、bank6、bank7。下图为ECP3-35EA的bank分布示意图:                                                                    
     3、引脚命名方式参考LatticeECP3 Family Handbook文档编号为HB1009的124至126页,文档可在lattice的官网上下载:        http://www.latticesemi.com/en/Products/FPGAandCPLD/LatticeECP3.aspx;
     4、专用引脚、特殊引脚、电源引脚、DDR引脚分布及介绍:
            (1)、PLL/DLL时钟专用输入引脚: XXXX_GPLLT_FB_A,XXXX_GPLLT_FB_B,XXXX_GPLLT_IN_A,XXXX_GPLLT_IN_B为一组PLL的输入,XXXX_GPLLT_IN_A与XXXX_GPLLT_IN_B 为时钟输入,是一对差分对,XXXX_GPLLT_FB_A与XXXX_GPLLT_FB_B是时钟反馈输入,也是差分对,一般不使用。这4个引脚只能当输入引脚,当单端使用时,只有XXXX_GPLLT_IN_A是专用布线,直接连接到PLL,从另外3个输入,只能当普通输入脚,内部走的是普通的布线。PCLK同样的已差分对出现,当单端输入时,只有正端是布线到内部专用时钟网络,负端只能当普通I/O。

            (2)、 SYS I/O的标准支持:支持单端和差分标准;
               1、单端标准(1.2/1.5/1.8/2.5/3.3V)的内部比例电平标准包括:LVCOMS、LVTTL、PCI等,                                                                               外部参考电平标准:HSTL、SSTL等;
               2、差分标准:LVDS、RSDS、BLVDS、LVPECL、差分SSTL及差分HSTL等;
        主要说明下差分IO规则:所有bank都支持LVDS输入缓冲器,但是只有左侧和右侧的bank(bank2、3、6、7)可支持真差分输出缓冲器,上侧和下侧的bank可支持LVDS输入缓冲器,但不支持真LVDS输出,可在这些bank使用仿真LVDS输出缓冲器。所有bank都支持使用外
    部电阻组合和互补LVCOMS驱动器支持仿真差分缓冲器。差分对是在原理图上标有*的引脚。


            (3)、电源引脚: 1、VCCIO(1.2/1.5/1.8/2.5/3.3V):共有6组VCCIO电源,每个bank都有一个独立的VCCIO;

                             2、VCCAUX(3.3v):辅助电源,一般接3.3v;
                             3、VCCJ(1.2/1.5/1.8/2.5/3.3V) :独立于bank的VCCIO电源,用于JTAG引脚的电气特性;
                             4、VCC(1.2V):内核电源,接1.2V;
                             5、VCCA(1.2V):缓冲电源,接1.2V,主要用于serdes的TX及RX,PLL和参考时钟ref_clk等;
                             6、VCCPLL(3.3V):锁相环电源,接3.3V;
                             7、Vref:参考电源,主要用于DDR接口;
                             8、VTT:终端匹配电压,一般不接,直接悬空,(主要是用于DDR);
            (4)、其他引脚:1、SPIFASTN引脚: 不要悬空,接固定电平即可 ;
                                   2、注意Serdes的参考时钟,ECP3是差分电平是CML1.2,建议串0.1uf电容做AC耦合;
                                   3、复位引脚:可以选用任意普通IO作为 复位引脚,都可以用作全局复位;

    第三篇:lattice的FPGA使用有感

    来自:http://archive.ednchina.com/bbs.ednchina.com/BLOG_ARTICLE_3028839.HTM

    俗话说,先入为主。每个工程师由于第一个项目的原因,对第一次使用的工具印象特别深。以后再做项目,第一反应就是使用第一次使用的工具。

    我看到一个项目,第一反应就是使用xilinx的FPGA,ISE软件、chipscope调试、添加约束等,特别得心应手,遇到问题,几下子就能搞定。相比之下,我就对altera的不是特别熟,当然用altera的FPGA也做了几个项目,但总是对xilinx的感情更深一些。
    前几个月,因为给别人做项目的缘故,使用了lattice的FPGA。使用过程中最大的问题就是软件不熟,网上分享的资料也比较少。

    安装了Diamond后,只**license就折腾了近一周,郁闷死了。其他的软件都是修改license中MAC地址为本PC机的MAC地址,这个破文件要求将本机的MAC地址修改为license中设定的MAC地址。修改MAC地址后,还导致我其他的Quartus,modelsim不能用,重新修改license文件才可以。

    接下来熟悉了基本的建立工程,添加文件,综合,布局布线。添加约束就折腾了一阵子。

    遇到最大的问题就是仿真了,软件自带了Active-HDL工具,但是这个工具另外需要license,我在网上找了很久,也没搞定;最后还是用modelsim,用modelsim的时候,刚开始只会做前仿真,后仿真那个框老是灰的。先凑合着用吧,但用的过程中,由于只能做前仿真,厂

    家给的ngo网表文件就没法用,这个必须后仿真才能用啊。折腾了好长时间,后来无意中发现,我把工程文件布局布线全部做完后,后仿真那个框就可选了。哎,折磨死我了,和ISE使用习惯差别太大了。不过解决了这个问题,我编程序,仿真就进入快车道了,进入我擅长的领地了。

    后来下载调试,在设置trigger和event时,也遇到了问题,好几天没整明白怎么回事,后来无意中才解决。

    换开发环境,确实要慎重,尤其是项目比较急的项目。熟悉一套新的软件(其实还有新的FPGA,它的一些基本原语,PLL,RAM设置等都需要重新熟悉)确实需要花费不少精力。

    lattice的FPGA也有不少优点,比如它为图像传输专门设置的7:1LVDS接口,摄像头MIPI接口等,使用起来挺方便的。

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  • 一、7系列FPGA的启动模式 以nexys开发板为例,其他系列fpga上电过程基本相同。 分为4种模式: JTAG下载 FPGA作为从设备,接受外部设备(如PC、上位机等)的JTAG写入bit流,完成内部ram的配置。 这种模式的...

    一、7系列FPGA的启动模式

    以nexys开发板为例,其他系列的fpga上电过程基本相同。

    分为4种模式:

    JTAG下载

    FPGA作为从设备,接受外部设备(如PC、上位机等)的JTAG写入bit流,完成内部ram的配置。

    这种模式的典型场景就是使用PC通过vivado进行烧写bit,烧写完毕即完成了FPGA内ram的配置,掉电丢失,需要重新烧写。

    SPI闪存设备启动

    FPGA作为主设备,上电后主动通过QSPI对板上flash芯片读取bin,完成内部ram的配置。

    这样自动完成了上电过程,对用户是无感的,所以达到了掉电不丢失的效果。

    这种模式的典型场景是使用PC通过vivado进行烧写bin,需要在烧写时选的flash芯片型号,烧写较慢,掉电不丢失。

    micro SD卡启动

    FPGA作为主设备,上电后主动通过SDIO对板上SD卡的发起读取bit,完成内部ram的配置。

    这种方式,掉电不丢失。

    U盘启动

    FPGA作为主设备,上电后主动通过USB对U盘发起读取bit,完成内部ram的配置。

    这种方式,掉电不丢失。

     

    二、zynq系列FPGA的启动模式

     

    zynq有两种启动模式:

    JTAG启动

    FPGA作为从设备,接受外部设备(如PC、上位机等)的JTAG写入bit流,完成内部ram的配置。

    与7系列FPGA的烧写过程一致,掉电丢失。

    arm核发起的bootrom启动

    Zynq会先启动arm核,通过内部的rom执行启动模式判断,然后选择从SPI FLASH、SD和JTAG这几个设备中启动。

    过程如下:

    传统的SRAM型FPGA都是通过JTAG接口、外置非易失性存储器(PROM、FLASH)或者外部处理器一次性将程序下载到FPGA中配置。而Zynq芯片则不同,其内部集成了处理器硬核和可编程逻辑,所以它的配置启动是分阶段的。

    • Stage 0:bootROM过程,Zynq芯片PS部分有片上ROM和RAM,在芯片上电或者复位后,其中一个处理器会执行片上ROM的代码进行初始化,判断启动设备(boot device),将启动设备上的FSBL(first boot loader)代码拷贝到片上RAM内。
    • Stage 1:启动设备包括SPI FLASH、SD和JTAG,FSBL代码是用户自己定制的,拷贝到片上RAM后执行。包括初始化PS部分配置、配置PL部分逻辑、加载和执行SSBL(second boot loader)或应用程序。
    • Stage 2:上一阶段后硬件已经配置完成。这一阶段是可选的,完成Linux系统启动过程(U-BOOT)

    通过Zynq芯片的启动过程可以看到上电或者复位后片内处理器首先启动,然后根据MODE引脚判断启动方式,Zedboard的启动可以通过Quad-SPI FLASH、SD卡或者JTAG接口,如下表:

    管脚

    MIO6

    MIO5 MIO4 MIO3 MIO2
    跳线 JP11 JP10 JP9 JP8 JP7
    JTAG Mode
    Cascade JTAG         0
    Independent JTAG         1
    Boot Device
    JTAG   0 0 0  
    Quad-SPI   1 0 0  
    SD card   1 1 0  

    PLL Mode

    PLL used 0        
    PLL bypass 1        

    JTAG启动

    • 上电后,片上ROM程序执行,初始化后判断从SPI FLASH启动。
    • 等待JTAG加载比特流(bitstream)到片上RAM执行

    QSPI启动

    • 上电后,片上ROM程序执行,初始化后判断从SPI FLASH启动。
    • 从SPI FLASH拷贝FSBL到片上RAM执行
    • FSBL执行,处理器从SPI FLASH读取比特流(bitstream)配置Zynq的PL部分
    • PL配置完成后执行,点亮LED

    SD卡启动

    • 上电后,片上ROM程序执行,初始化后判断从SD卡启动。
    • 从SD卡拷贝FSBL到片上RAM执行,FSBL配置FPGA,蓝色LED(LD12)变亮说明配置完成。
    • 从SD读取SSBL,开始Uboot过程(启动Linux),启动过程中VGA输出了一个Demo演示图像。
    • 串口监视程序会显示Linux启动过程(需要上电前打开putty窗口),启动完成后,板上OLED会显示一个Digilent demo图像。

     

     

     

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  • 要比较Xilinx和Altera的FPGA,就要清楚两个大厂FPGA的结构,由于各自利益,两家的FPGA结构各不相同,参数也各不相同,但可以统一到LUT(Look-Up-Table)查找表上。以Altera的Cyclone II系列的EP2C35,以及Xilinx的...

    要比较Xilinx和Altera的FPGA,就要清楚两个大厂FPGA的结构,由于各自利益,两家的FPGA结构各不相同,参数也各不相同,但可以统一到LUT(Look-Up-Table)查找表上。

    以Altera的Cyclone II系列的EP2C35,以及Xilinx的Spartan-3E系列的XC3S500E为例。可以参考Datasheet。

    Cyclone II

    ac5c8ec52371e6064f678ab6237cfb1c.png

    Spartan-3E

    75cdb5d2b073d7c16d1abc566eb77590.png

    其中Altera的LE和Xilnx的LC对应于LUT的结构。

    Altera

    从LE的结构可以知道 1 LE = 1 LUT

    dea7c8fdeb90f9c0a7d950ddadec2d99.png

    Xilinx

    Logic Cell = 4-input Look-Up Table (LUT) + a ‘D’ flip-flop;

    Datasheet 上有公式:"Equivalent Logic Cells" equals "Total CLBs" x 8 Logic Cells/CLB x 1.125 effectiveness

    即有:9LEs/CLB ;

    下图是1 Slice的结构,从Slice的结构可以看到1 CLB =4 Slice=9 LC

    f0727cf6e04d6d9f6c5baf035b788419.png

    从而可以知道Xilinx和Altera FPGA逻辑资源的对应关系:

    (为了统一度量衡(感觉像QSH一样),业界一般会归结到BLM(Basic Logic Module)

    1 BLM=1 LUT4(四输入查找表)+1 寄存器(可以配置成1 触发器DFF或 1 锁存器)+多路复用器mux

    1 BLM=1 LC(Xilinx)=4/9 Slice(Xilinx)= 1/9 CLB(Xilinx)=1 LE(Altera)

    =0.125 LAB(Altera)=2.25 Tile(Actel)

    于是就可以知道Altera的Cyclone II系列的EP2C35有33216个LUT,我用的是Xilinx的Spartan-3E系列的XC3S500E有9312个LUT ,加上EP2C35还有4个PLL,我的XC3S500E就更比不上了。

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  • 【转】cyclone与spartan开发对比

    千次阅读 2011-02-11 14:45:00
    ...本人用过cyclone和spartan系列FPGA,现就开发工具及开发流程对这两家FPGA进行对比。 <br />一、 开发工具 Altera的开发工具有Quartus II
  • 以下是ACTEL与其它公司FPGA(ALTERA、Xilinx、lattice)对比后的独特之处。 该资源包含以下系列封装 CQFP-G84/G18 CQFP-G84/X.35 CQFP-G132/X.35 CQFP-G172 CQFP-G196/Z40.6 CQFP-G256 E-BGA27X27-B225 E-BGA35X35-B...
  • 业界广泛使用的Xilinx公司Virtex-6系列FPGA支持多种高速串行通信协议,本文针对其中较为常用的Aurora 8B/10B和PCI Express 2.0,Serial RapidIO 2.0三种协议进行了测试及对比分析。
  • 业界广泛使用的Xilinx公司Virtex-6系列FPGA支持多种高速串行通信协议,本文针对其中较为常用的Aurora 8B/10B和PCI Express 2.0,Serial RapidIO 2.0三种协议进行了测试及对比分析。首先搭建了基于Virtex-6 FPGA的...
  • 目前OLED的驱动大部分都是基于STM系列 ARM芯片和传统FPGA芯片。为适应Xilinx平台Zynq的人机交互需要,提出一种基于Zynq的OLED驱动设计方法。文章阐述了OLED的特性和SPI控制方式,给出了设计流程和硬件电路图。利用...
  • 目前OLED的驱动大部分都是基于STM系列 ARM芯片和传统FPGA芯片。为适应Xilinx最新平台Zynq的人机交互需要,提出一种基于Zynq的OLED驱动设计方法。文章阐述了OLED的特性和SPI控制方式,给出了设计流程和硬件电路图。...

空空如也

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fpgaxilinx系列对比