原文链接：https://www.cnblogs.com/chensimin1990/p/6837122.html

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
 
系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用，这种快乐试试你就会懂的。话不多说，上货。
 
 
 
 
 
Xilinx FPGA 开发流程及详细说明
 
 
 
作者：李西锐  校对：陆辉
 
 
 
 
 
本篇目录
 
1. 设计前准备
 
2. 建立工程
 
3. 输入设计
 
4. 综合分析
 
5. RTL仿真
 
6. 锁定管脚
 
7. 布局布线
 
8. 生成配置文件并下载
 
9. 设计开发流程总结
 
 
 
 
 
正文
 
 
 
本章节将设计一个简单的二输入与门，来讲解整个设计流程。至于设计语言就不在单独列出一个章节去做特殊说明，语法、操作、实验将同时讲解，这样更具有带入性，便于读者阅读和学习。
 
 
 
1. 设计前准备
 
在设计之前我们需要在两个方面进行准备：硬件方面和软件方面。
 
 
 

 
 
硬件方面<

 
xilinx平台软件使用
 
参考博客
1 使用Xilinx SDK
1.1 创建工程
1.2 加载裸机示例代码
  
2 petalinux 编译内核
2.1 首先在使用petalinux创建工程并且编译内核
2.2 编译内核
2.3 配置内核
2.4 配置文件系统
2.5 修改项目配置保留内核源码和uboot源码
2.6 内核源码生成路径
2.7 设备树路径
  
3 xilinx 芯片
3.1 xilinx 命名规则
  
4 Vivado 下载安装
4.1 官方网址
 

 
参考博客
 
基于Zedboard的PetaLinux 2019.1试验
 Petalinux 2018.2 for Xilinx
 petalinux如何保留u-boot和kernel源码
 
1 使用Xilinx SDK
 
1.1 创建工程
 
 
 
 
ML30S_B2_FPGA_210409.hdf 平台相关文件.
 
 
 
 
 
File --> Application project
 
 
 
1.2 加载裸机示例代码
 

 
 
 
 
 
 
 
 
 
2 petalinux 编译内核
 
2.1 首先在使用petalinux创建工程并且编译内核
 
① source 环境
 
 
 
source /settings.sh
 
 
 
② 创建工程
 
 或者
 
 
 
petalinux-create -t project --template zynqMP -n project_test
 
 
 
③ 拷贝平台*.hdf文件到任意路径下
 
 
 
④ 执行指令读取平台文件，配置内核
 
 
 
 
petalinux-config --get-hw-description=./
 描述后面填充的是路径 ，平台文件存储的路径
 
 
⑤ 运行结果如下，出现平台配置界面
 
⑥ 保存退出出现界面
 
 
 
 
如果出现错误，保存出现失败的情况
 
 

 
 
2.2 编译内核
 
 
 
petalinux-build -x distclean
 petalinux-build 编译内核
 
 
 
 
2.3 配置内核
 
 
 
petalinux-config -c kernel 类似于make menuconfig
 
 
 
2.4 配置文件系统
 
 
 
petalinux-config -c rootfs
 
 
 
2.5 修改项目配置保留内核源码和uboot源码
 
 
 
因为每新建一个项目，进行编译时都会在线下载内核源码和uboot源码，所以体积会很大。所以编译完毕之后，就删除了内核。
 
 
修改配置文件，保存内核源码
 
 
 
在project-spec/meta-user/conf/petalinuxbsp.conf里，添加如下内容，可以保留Linux和UBoot源代码。
 RM_WORK_EXCLUDE += “linux-xlnx”
 RM_WORK_EXCLUDE += “u-boot-xlnx”
 
 
 
 
对于PetaLinux 2019.1的ZCU106 BSP工程，它在目录build/tmp/work/zcu106_zynqmp-xilinx-linux/linux-xlnx/4.19-xilinx-v2019.1+gitAUTOINC+9811303824-r0/linux-zcu106_zynqmp-standard-build/下。
 
 
 
 
对于PetaLinux 2019.1的ZCU106 BSP工程，UBoot源代码在目录 ./build/tmp/work/zcu106_zynqmp-xilinx-linux/u-boot-xlnx/v2019.01-xilinx-v2019.1+gitAUTOINC+d895ac5e94-r0/git/ 2019.2build/tmp/work/plnx_zynqmp-xilinx-linux/u-boot-xlnx/v2019.01-xilinx-v2019.2+gitAUTOINC+dc61275b1d-r0/gitbuild/tmp/work/plnx_zynqmp-xilinx-linux/linux-xlnx/4.19-xilinx-v2019.2+gitAUTOINC+b983d5fd71-r0/linux-plnx_zynqmp-standard-build
 
 
 
 
2.6 内核源码生成路径
 
 
 
/home/xxx/petalinux2019.1/project_pac1934/build/tmp/work-shared/plnx-zynqmp/kernel-source
 
 
2.7 设备树路径
 
 
 
https://xilinx-wiki.atlassian.net/wiki/spaces/A/overview wiki官网
 
 
https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/136904764/Creating+Devicetree+from+Devicetree+Generator+for+Zynq+Ultrascale+and+Zynq+7000
 
 

/ {
	model = "ZynqMP ZCU104 RevC";
	compatible = "xlnx,zynqmp";
};


&gpio{
	eeprom_wp{
		gpio-hog;
		gpios = <55 0>;
		output-low;	//low:close wp,high:open wp
		line-name="eeprom_wp";	
	};	
};

&sdhci0{
  	no-1-8-v;
  	disable-wp;
};

&i2c1 {
	pinctrl-names = "default", "gpio";
	pinctrl-0 = <&pinctrl_i2c1_default>;
	pinctrl-1 = <&pinctrl_i2c1_gpio>;
	scl-gpios = <&gpio 52 0>;
	sda-gpios = <&gpio 53 0>;

	eeprom: eeprom@50 { 
		compatible = "atmel,24c02";
		reg = <0x50>;
		#address-cells = <0x1>;
		#size-cells = <0x1>;
	};
};

&qspi {
	flash@0 {
		compatible = "cy-snor"; /* n25hl512t 64MiB */
		#address-cells = <1>;
		#size-cells = <1>;
		reg = <0x0>;
		spi-tx-bus-width = <1>;
		spi-rx-bus-width = <4>;
		spi-max-frequency = <60000000>; /* Based on DC1 spec */
	};
};

&spi1 {

	iam-20680@1{
		compatible = "inv,iam20680"; 
		#address-cells = <1>;
		#size-cells = <1>;
		reg = <0x1>;
		spi-max-frequency = <8000000>; 
	};
};

&gem0 {
	phy-handle = <&phy0>;
	pinctrl-names = "default";
	pinctrl-0 = <&pinctrl_gem0_default>;

	phy0: phy@1 {
		reg = <0x1>;
	};
};

&pinctrl0 {
	status = "okay";

	pinctrl_gem0_default: gem0-default {
		mux {
			function = "ethernet0";
			groups = "ethernet0_0_grp";
		};

		conf {
			groups = "ethernet0_0_grp";
			slew-rate = <1>;
			io-standard = <1>;
			drive-strength = <12>;
		};

		conf-rx {
			pins = "MIO32", "MIO33", "MIO34", "MIO35", "MIO36", "MIO37";
			bias-high-impedance;
			low-power-disable;
		};

		conf-tx {
			pins = "MIO26", "MIO27", "MIO28", "MIO29", "MIO30", "MIO31";
			bias-disable;
			low-power-enable;
		};
		/*
		mux-mdio {
			function = "mdio0";
			groups = "mdio0_0_grp";
		};

		conf-mdio {
			groups = "mdio0_0_grp";
			slew-rate = <1>;
			io-standard = <1>;
			bias-disable;
		};
		*/
	};

	pinctrl_i2c1_default: i2c1-default {
		mux {
			groups = "i2c1_13_grp";
			function = "i2c1";
		};

		conf {
			groups = "i2c1_13_grp";
			bias-pull-up;
			slew-rate = <1>;
			io-standard = <1>;
			drive-strength = <12>;
		};
	};

	pinctrl_i2c1_gpio: i2c1-gpio {
		mux {
			groups = "gpio0_52_grp", "gpio0_53_grp";
			function = "gpio0";
		};

		conf {
			groups = "gpio0_52_grp", "gpio0_53_grp";
			slew-rate = <1>;
			io-standard = <1>;
			drive-strength = <12>;
		};
	};
};


 
 
3 xilinx 芯片
 
3.1 xilinx 命名规则
 
 
4 Vivado 下载安装
 
4.1 官方网址
 
参考博客
 https://blog.csdn.net/Zhu_Zhu_2009/article/details/97421005
官方网址
 https://china.xilinx.com/support/download/index.html/content/xilinx/zh/downloadNav/vivado-design-tools/2021-1.html
拉到底部下载完整版本安装包21.9G左右
 https://china.xilinx.com/support/download.html

    在xilinx下每种操作其实都对应着一种工具，逻辑综合，网表与constraint fie的合并，布局布线等等。下面就对各个工具做一个总结。
 
     1，XST(Xilinx Synthesis Technology)是xilinx退出的逻辑语言综合工具，它所做的就是把HDL语言表述的逻辑综合成特定的网表文件(netlist file)，即NGC文件。NGC包含着电路的逻辑设计。
 
     2，ngdbuild，在xilinx的ise集成开发环境下有一步叫Translate其实就是对应着ngdbuild操作，ngdbuild读取xst产生的NGC网表文件，结合ucf(user constraint file)，生成一个NGD文件(Native Generic Database)，这个文件对设计的逻辑描述，包含各种逻辑单元，比如，与门，非门，LUT，flip-flop以及RAM。在ngdbuild操作完成之后，会产生一个.bld的报告，用来记录ngdbuild操作的各种信息。
 
 
 
 
     3，map，在xilinx的ise集成开发环境下同样也有一部叫map就对应着map操作，map读取ngdbuild产生的NGD网表文件，然后把NGD网表文件中包含的逻辑原件（与非门以及RAM等）映射成FPGA中的元件，map的输出一个是.ncd文件，一个是.pcf文件。在map操作完成之后，会产生一个.mrp的报告，用来记录map过程中的各种信息。
 
 
 
 
     4，par，par所做的操作就是布局布线，par的输入是map操作的输出文件.ncd文件和.pcf文件，par的输出也是一个.ncd文件，这两个.ncd文件，名称是不同的，在map操作完成之后，也会产生一个.par的报告，用来记录par过程中的各种信息，同时par还会产生PAD、CSV、TXT file用来记录管脚的分配信息。
 
 
 
 
     5，bitgen，bitgen就是产生配置流的操作，bitgen的输入就是par操作的输出文件.ncd文件，bit的输出如果没有指明，默认就是routed.bit文件，同样在bitgen操作完成之后，会产生一个.bgn文件用来记录bitgen过程中的各种信息。