Modelsim 与Vivado联合仿真版本对应问题
 
Solution
 
Vivado Design Suite 2018.3
 
Mentor Graphics ModelSim SE/DE/PE (10.6c)
 Mentor Graphics Questa Advanced Simulator (10.6c)
 Cadence Incisive Enterprise Simulator (IES) (15.20.053)
 Cadence Xcelium Parallel Simulator (18.03.005)
 Synopsys VCS and VCS MX (N-2017.12-SP2)
 Aldec Active-HDL (10.5) Aldec Riviera-PRO (2018.02)
 
Vivado Design Suite 2018.2
 
Mentor Graphics ModelSim SE/DE/PE (10.6c)
 Mentor Graphics Questa Advanced Simulator (10.6c)
 Cadence Incisive Enterprise Simulator (IES) (15.20.042)
 Cadence Xcelium Parallel Simulator (17.10.005)
 Synopsys VCS and VCS MX (N-2017.12)
 Aldec Active-HDL (10.4a) Aldec Riviera-PRO (2017.10)
 
Vivado Design Suite 2018.1
 
Mentor Graphics ModelSim SE/DE/PE (10.6c)
 Mentor Graphics Questa Advanced Simulator (10.6c)
 Cadence Incisive Enterprise Simulator (IES) (15.20.042)
 Cadence Xcelium Parallel Simulator (17.10.005)
 Synopsys VCS and VCS MX (N-2017.12)
 Aldec Active-HDL (10.4a) Aldec Riviera-PRO (2017.10)
 
Vivado Design Suite 2017.4
 
Mentor Graphics ModelSim SE/DE/PE (10.6b)
 Mentor Graphics Questa Advanced Simulator (10.6b)
 Cadence Incisive Enterprise Simulator (IES) (15.20.028)
 Synopsys VCS and VCS MX (M-2017.03-SP1)
 Aldec Active-HDL (10.4a) Aldec Riviera-PRO (2017.02)
 
Vivado Design Suite 2017.3
 
Mentor Graphics ModelSim SE/DE/PE (10.6b)
 Mentor Graphics Questa Advanced Simulator (10.6b)
 Cadence Incisive Enterprise Simulator (IES) (15.20.028)
 Synopsys VCS and VCS MX (M-2017.03-SP1)
 Aldec Active-HDL (10.4a) Aldec Riviera-PRO (2017.02)
 
Vivado Design Suite 2017.2
 
Mentor Graphics ModelSim SE/DE/PE (10.5c)
 Mentor Graphics Questa Advanced Simulator (10.5c)
 Cadence Incisive Enterprise Simulator (IES) (15.20.014)
 Synopsys VCS and VCS MX (L-2016.06-SP1)
 Aldec Active-HDL (10.4) Aldec Riviera-PRO (2016.10)
 
Vivado Design Suite 2017.1
 
Mentor Graphics ModelSim SE/DE/PE (10.5c)
 Mentor Graphics Questa Advanced Simulator (10.5c)
 Cadence Incisive Enterprise Simulator (IES) (15.20.014)
 Synopsys VCS and VCS MX (L-2016.06-SP1)
 Aldec Active-HDL (10.4) Aldec Riviera-PRO (2016.10)
 
Vivado Design Suite 2016.4
 
Mentor Graphics ModelSim SE/DE/PE (10.5c)
 Mentor Graphics Questa Advanced Simulator (10.5c)
 Cadence Incisive Enterprise Simulator (IES) (15.20.005)
 Synopsys VCS and VCS MX (L-2016.06)
 Aldec Active-HDL (10.3) Aldec Riviera-PRO (2016.06)
 
Vivado Design Suite 2016.3
 
Mentor Graphics ModelSim SE/DE/PE (10.5c)
 Mentor Graphics Questa Advanced Simulator (10.5c)
 Cadence Incisive Enterprise Simulator (IES) (15.20.005)
 Synopsys VCS and VCS MX (L-2016.06)
 Aldec Active-HDL (10.3) Aldec Riviera-PRO (2016.06)
 
Vivado Design Suite 2016.2, 2016.1
 
Mentor Graphics ModelSim SE/DE/PE (10.4d)
 Mentor Graphics Questa Advanced Simulator (10.4d)
 Cadence Incisive Enterprise Simulator (IES) (15.10.013)
 Synopsys VCS and VCS MX (K-2015.09)
 Aldec Active-HDL (10.3) Aldec Riviera-PRO (2015.10)
 
Vivado Design Suite 2015.4, 2015.3
 
Mentor Graphics ModelSim SE/DE/PE (10.4b)
 Mentor Graphics Questa Advanced Simulator (10.4b)
 Cadence Incisive Enterprise Simulator (IES) (14.20.006)
 Synopsys VCS and VCS MX (J-2014.12-SP2)
 Aldec Active-HDL (10.2 SP2) Aldec Riviera-PRO (2015.06)
 
Vivado Design Suite 2015.2, 2015.1
 
Mentor Graphics ModelSim SE/DE/PE (10.3d)
 Mentor Graphics Questa Advanced Simulator (10.3d)
 Cadence Incisive Enterprise Simulator (IES) (14.10.011)
 Synopsys VCS and VCS MX (I-2014.03-SP1)
 Aldec Active-HDL (10.1 SP1) Aldec Riviera-PRO (2015.02)
 
Vivado Design Suite 2014.4
 
Mentor Graphics ModelSim SE/DE/PE (10.3b)
 Mentor Graphics Questa Advanced Simulator (10.3b)
 Cadence Incisive Enterprise Simulator (IES) (13.20.005)
 Synopsys VCS and VCS MX (I-2014.03)
 Aldec Active-HDL (9.3 SP1) Aldec Riviera-PRO (2014.02)
 
Vivado Design Suite 2014.3
 
Mentor Graphics ModelSim SE/DE/PE (10.3b)
 Mentor Graphics Questa Advanced Simulator (10.3b)
 Cadence Incisive Enterprise Simulator (IES) (13.20.005)
 Synopsys VCS and VCS MX (I-2014.03)
 Aldec Active-HDL (9.2 SP1) Aldec Riviera-PRO (2014.02)
 
Vivado Design Suite 2014.2, 2014.1
 
Mentor Graphics ModelSim SE/DE/PE (10.2a)
 Mentor Graphics Questa Advanced Simulator (10.2a)
 Cadence Incisive Enterprise Simulator (IES) (12.2-016)
 Synopsys VCS and VCS MX (H-2013.06-SP1)
 Aldec Active-HDL (9.3 SP1) Aldec Riviera-PRO (2014.02)
 
Vivado Design Suite 2013.4
 
Mentor Graphics ModelSim SE/DE/PE (10.2a)
 Mentor Graphics Questa Advanced Simulator (10.2a)
 Cadence Incisive Enterprise Simulator (IES) (12.2-016)
 Synopsys VCS and VCS MX (H-2013.06)
 Aldec Active-HDL (9.2 SP1) Aldec Riviera-PRO (2013.06)
 
Vivado Design Suite 2013.3
 
Mentor Graphics ModelSim SE/DE/PE (10.2a)
 Mentor Graphics Questa Advanced Simulator (10.2a)
 Cadence Incisive Enterprise Simulator (IES) (12.2-016)
 Synopsys VCS and VCS MX (H-2013.06-3)
 Aldec Active-HDL (9.2) Aldec Riviera-PRO (2013.02)
 
Vivado Design Suite 2013.1, 2013.2
 
Mentor Graphics ModelSim SE/DE/PE (10.1b)
 Mentor Graphics Questa Advanced Simulator (10.1b)
 Cadence Incisive Enterprise Simulator (IES) (12.2)
 Synopsys VCS and VCS MX (G-2012.09)
 Aldec Active-HDL (9.2) Aldec Riviera-PRO (2012.10)
 
Ref：https://www.xilinx.com/support/answers/68324.html

1、在Modelsim的安装路径下新建文件夹：vivado_2018_simlib的文件夹
 
 
2、打开Vivado 2018.3，在菜单栏点击"Tools"，选择下拉选项中的“Compile Simulation Library"
 
 
3、将Compiled library location的路径设置为刚刚新建的文件夹：vivado_2018_simlib
 
 
4、将Simulator executable path路径设置为Modelsim的系统安装路径下的win64文件夹中
 
 
5、点击"Compile"，等待30分钟左右，这段时间Vivado正在生成编译库。
 
 
6、在Modelsim新建的文件夹vivado_2018_simlib中找到modelsim.ini文件，以Notepad++方式打开。
 
 
7、找到“;mvc_lib = $MODEL_TECH/…/mvc_lib”这一行，复制之后的文档内容
 
 
 
8、在Modelsim的安装路径中找到modelsim.ini文件，右击—>属性—>把只读属性的√去掉，点击确定，然后以Notepad++的方式打开modelsim.ini。
 
 
 
9、在modelsim.ini中找到“modelsim_lib = $MODEL_TECH/…/modelsim_lib”，将刚刚copy的内容粘贴到这边，然后点击保存。
 关闭modelsim.ini文件，恢复其只读属性。
 
 10、打开Modelsim，即可看到刚刚编译的Vivado的库都出现在Modelsim的library中。
 
 
11、将Vivado的库编译到Modelsim中，可以方便使用Modelsim直接对Vivado中的IP core进行仿真，否则，每次对包含IP core的设计进行仿真时，都要添加相应的IP core的设计文件到Modelsim工程中仿真。将这些库编译到Modelsim中后，在仿真时，Modelsim会自动调用这些库作为仿真模型，实现功能仿真。

      由于vivado自带仿真工具运行速度较慢，有时候需要在modelsim环境下仿真xilinx的ip，因此需要将xilinx的ip重新编译并添加至modelsim。
 
      首先需要重新编译xilinx的ip（以vivado2016.4为例，其余版本大同小异）：
 
      tools -> Comple Simulation Libraries -> 设置编译选项并指定编译路径，我这里指定到modelsim的安装路径，C:\modeltech_10.2c\Vivado_2016_SimLib(需要自己新建文件夹)
 
 
 
 
     点击“compile”,耐心等待，大概需要30分钟。
 
 
 
     完成ip库的编译之后就需要将库路径添加至modelsim：
 
     在modelsim安装路径下有一个modelsim.ini文件，需要取消其只读属性，然后用记事本将其打开（由于格式不太喜欢我用的是UE），找到“modelsim_lib = $MODEL_TECH/../modelsim_lib”处准备添加ip库路径。
 
      找到刚才编译ip库的文件夹，目录下也会有一个modelsim.ini文件，如下图所示：
 
 
      打开库路径下的modelsim.ini文件并找到“;mvc_lib = $MODEL_TECH/../mvc_lib”，如下图所示：
 
 
       下面对应的都是编译好的IP所处的路径，将这些全部复制，然后打开modelsim安装路径下的modelsim.ini文件并完成粘贴，如下图所示：
 
 
     之后再打开modelsim就会发现xilinx的ip全被加载进modelsim啦。
 
     总结一下其实整个过程很简单，首先在指定路径下编译xilinx的ip，vivado会在该路径下生成一个modelsim.ini文件，该文件包含了ip对应的路径；打开modelsim的安装路径下的modelsim.ini文件并将ip路径粘贴进来就可以了。
 
      添加完ip的modelsim打开后会多了许多库，如下图所示（不是完整截图）：
 
 

 
 
对应modelsim工程案例：
 
https://download.csdn.net/download/cigarliang1/15988588
 
其他类似参考：
 
https://blog.csdn.net/weixin_43265132/article/details/104436412
 
 
 
生成仿真库
 
首先，使用vivado生成仿真库文件
 
 
 
 
本文以仿真fifo ip核和clk_wiz ip核为例，介绍如何使用modelsim仿真。
 
会使用生成的unisims_ver和simprims_ver库文件
 
 
 
 
生成ip核
 
使用vivado生成相应的ip核。Ip核中会使用相应的*_sim_netlist.v文件。
 
 
 
 
Testbench文件
 
写出相应的tb文件，另存为tb_fifo.v文件，如下：
 
 
 
///
 
`timescale 1ns/1ps
 
 
 
 
 
module  tb_fifo();
 
 
 
reg CLK;
 
 
 
parameter PERIOD = 10;
 
 
 
   always begin
 
      CLK = 1'b0;
 
      #(PERIOD/2) CLK = 1'b1;
 
      #(PERIOD/2);
 
   end
 
 
 
glbl glbl();
 
 
 
reg srst;
 
reg [7 : 0] din = 'h0;
 
reg wr_en = 1'b0;
 
reg rd_en = 1'b0;
 
 
 
wire [7 : 0] dout;
 
wire full;
 
wire empty;
 
wire valid;
 
 
 
initial begin
 
srst = 1'b1;
 
#40;
 
srst = 1'b0;
 
 
 
#10;
 
wr_en = 1'b1;
 
din = 8'ha5;
 
#10;
 
rd_en = 1'b1;
 
 
 
#100;
 
rd_en = 1'b0;
 
 
 
 
 
end
 
 
 
  clk_wiz_0 instance_name
 
   (
 
    // Clock out ports
 
    .clk_out1(clk_out1),     // output clk_out1
 
    .clk_out2(clk_out2),     // output clk_out2
 
    .clk_out3(clk_out3),     // output clk_out3
 
    // Status and control signals
 
    .reset(srst), // input reset
 
    .locked(locked),       // output locked
 
   // Clock in ports
 
    .clk_in1(CLK));      // input clk_in1
 
 
 
fifo_generator_0 fifo_generator_0_inst (
 
  .clk(CLK),      // input wire clk
 
  .srst(srst),    // input wire srst
 
  .din(din),      // input wire [7 : 0] din
 
  .wr_en(wr_en),  // input wire wr_en
 
  .rd_en(rd_en),  // input wire rd_en
 
  .dout(dout),    // output wire [7 : 0] dout
 
  .full(full),    // output wire full
 
  .empty(empty),  // output wire empty
 
  .valid(valid)  // output wire valid
 
);    
 
 
 
endmodule
 
 
 
do脚本
 
写出相应的仿真do脚本，另存为run.do文件，如下：
 
 
 
quit -sim
 
#退出上一次的仿真
 
 
 
.main clear
 
 
 
vlib work
 
#在lib中，创建work
 
 
 
vlog ./*.v
 
vlog ./scrs/*.v
 
#vcom ./scrs/*.vhd
 
#增加当前目录下（./当前目录，./../上一级目录，./../../上上一级目录，以此类推）的所有v文件
 
 
 
#vsim -voptargs=+acc work.tb_fifo
 
#vsim -novopt work.tb_fifo
 
#仿真当前work下的clk_div_tb文件
 
 
 
#加入仿真库进行仿真，仿真库的路径更具实际填写
 
vsim -L E:/learning/FPGA/xiinx_sim_lib/unisims_ver \
 
-L E:/learning/FPGA/xiinx_sim_lib/simprims_ver -novopt work.tb_fifo
 
 
 
add wave tb_fifo/*
 
#增加clk_div_tb层级中的所有信号
 
 
 
run 1us
 
#运行1us时间
 
 
 
拷贝Glbl文件和sim_netlist文件
 
拷贝D:\Xilinx\Vivado\2017.4\data\verilog\src目录下的glbl.v文件（注意是按照目录的，本机是装在D盘），到仿真文件夹的scrs文件夹。
 
拷贝对应ip核的sim_netlist.v文件到仿真文件夹的scrs文件夹。
 
 
 
 
新建仿真工程
 
打开modelsim，新建仿真工程。工程路径为仿真文件夹。
 
 
 
输入 do run.do执行脚本。
 
 
 
 
 
仿真波形：