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  • Xilinx ISE使用教程

    2018-08-15 13:54:58
    该PPT讲解Xilinx ISE软件的使用方法以及包含具体的案例,如何新建项目工程,仿真以及烧写到对应开发板上
  • Xilinx_ISE使用教程.rar

    2019-08-22 17:36:23
    ISE是FPGA开发中常用的工具,此文档包含详细的ise操作步骤。
  • 1.复习如何编写较复杂的测试文件,对所做的设计 进行完整的测试和验证。 2.掌握组织模块测试的常用方法;学会编写常用的 测试代码。
  • xilinx ise 10.1 使用教程

    热门讨论 2010-05-26 08:25:52
    新手熟悉xilinx ise 10.1 开发环境的入门资料,资料中从 新建工程 以一个实例 ,开始介绍,对于初学者非常实用。
  • xilinx ISE 14.5 使用教程(相当详细)

    千次下载 热门讨论 2013-08-29 23:05:17
    xilinx ISE 14.5 使用教程,讲解很详细,ISE各个界面的都有详细说明!有需要的可以下载看看。
  • 主要描述的是 对 xilinx ISE10.1 快速入门
  • xilinx ISE图片教程

    2009-04-07 10:01:47
    一步一步教你使用ISEISE的入门图片教程
  • xilinx_ISE简明教程

    2014-05-08 19:45:11
    这是针对xilinx FPGA 初学者,写的一个简明的教程,有利于大家快速掌握软件的使用
  • Xilinx_ISE_大学计划使用教程PPT 很好的资料,我正在学这个,对于xilinx 入门资料不错
  • xilinx ISE9.1 中文教程

    2014-11-16 22:11:38
    ISE 使用中文教程,大家以后不用再看英文版的教程
  • XILINX ISE 14.1设计教程

    2017-07-10 20:59:22
    本资源详细介绍了XILINX ISE 14.1的使用,以一个数字系统设计实例,详细介绍了从设计实现到下载到FPGA的过程
  • Xilinx_ISE_大学计划使用教程PPT
  • xilinx公司开发环境ISE10.1教程

    热门讨论 2011-04-10 20:43:47
    对XINLINX公司的软件ISE10.1的使用方法进行了详细的说明,很不错的教程
  • Xilinx_ISE_大学计划使用教程PPT--2 对于刚刚入门学习xilinx的人来说,不错的资料!
  • Xilinx_ISE_大学计划使用教程PPT --4 对于初学者不错的资料
  • Xilinx针对ISE12.2比较系统和全面的培训教程,并附有实例,比较适合初学
  • XILINX_ISE_14.1设计教程

    2015-06-27 10:25:48
    XILINX_ISE_14.1的详细设计教程,更方便的掌握ISE使用方法
  • 6.将程序换为你需要的程序之后,点击保存文件,然后使用Check Syntax检查语法   7.成功之后,显示如下图.   8.选择project\new source   9.新建verilog test fixture文件,填写文件名,然后点击next,next,...
    https://blog.csdn.net/houshaolin/article/details/70862333



    1.软件打开后界面
     


    2.选择new project
     
    3.填写文件名,文件夹等。完成后点击next,next,finish
     
     


    4.选择project\new source
     
    5.选择verilog module 输入文件名compare.v ,然后点击next,next,finish
       


    6.将程序换为你需要的程序之后,点击保存文件,然后使用Check Syntax检查语法
      


    7.成功之后,显示如下图.
     


    8.选择project\new source
     


    9.新建verilog test fixture文件,填写文件名,然后点击next,next,finish如下图所示
       
    10.将.t文件中的程序替换为你需要的运行的,并保存!
     
    11.检查语法看是否有错误
     


    12.运行成功没有语法错误即可进行运行查看波形
     


    13.点击zoom to full view即可
      
    版权声明:本文为博主原创文章,未经博主允许不得转载。 https://blog.csdn.net/houshaolin/article/details/70862333

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  • Xilinx ISE的PLL锁相环IP核的使用ISE与Quartus PLL锁相环使用的区别)ISE PLL IP核的使用IP核的设置代码ucf文件的书写代码分析 ISE PLL IP核的使用 这次使用的目的是产生25MHz,50MHz,75MHz,100MHz的时钟频率,输入...

    Xilinx ISE的PLL锁相环IP核的使用(ISE与Quartus PLL锁相环使用的区别)

    ISE PLL IP核的使用

    这次使用的目的是产生25MHz,50MHz,75MHz,100MHz的时钟频率,输入时钟频率为50MHz

    IP核的设置

    PLL 所在的IP核位置为 FPGA Features and Deaign->Clocking->Clocking Wizard
    这个就是PLL IP核的位置
    在这里插入图片描述
    关于IBGFG等Xilinx原语的使用与介绍见链接
    链接: [link] (https://www.cnblogs.com/mouou/p/6548898.html).
    链接:link.
    在这里插入图片描述
    根据自己的需要去设置输出频率和占空比
    在这里插入图片描述
    第四页一直默认就好
    在这里插入图片描述
    第五页根据自己的需要去修改输入输出端口的名字

    代码

    module pll_test(
    input	wire	clk,
    input	wire	rst_n,
    output	wire	clkout1,
    output	wire	clkout2,
    output	wire	clkout3,
    output	wire	clkout4
    );
    
    wire locked;
    IBUFG	IBUFG_INST
    (
    	.O(clk_bufg),
    	.I(clk)
    );
    
     pll pll_inst
       (// Clock in ports
        .clk_in(clk_bufg),      // IN
        // Clock out ports
        .clk_out1(clkout1),     // OUT
        .clk_out2(clkout2),     // OUT
        .clk_out3(clkout3),     // OUT
        .clk_out4(clkout4),     // OUT
        // Status and control signals
        .reset(~rst_n),// IN
        .locked(locked));      // OUT
    
    endmodule
    

    测试文件

    module tb_pll;
    
    	// Inputs
    	reg clk;
    	reg rst_n;
    
    	// Outputs
    	wire clkout1;
    	wire clkout2;
    	wire clkout3;
    	wire clkout4;
    
    	// Instantiate the Unit Under Test (UUT)
    	pll_test uut (
    		.clk(clk), 
    		.rst_n(rst_n), 
    		.clkout1(clkout1), 
    		.clkout2(clkout2), 
    		.clkout3(clkout3), 
    		.clkout4(clkout4)
    	);
    
    	initial begin
    		// Initialize Inputs
    		clk = 0;
    		rst_n = 1;
    
    		// Wait 100 ns for global reset to finish
    		#100;
            rst_n=0;
    		// Add stimulus here
    
    	end
    
    always	#10 clk = ~clk;
       
    endmodule
    

    ucf文件的书写

    ## 
    NET clk LOC = T8 |TNM_NET = sys_clk_pin | IOSTANDARD = "LVCMOS33";
    TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 50000 kHz;
    ##
    
    ##
    NET rst_n 				LOC = L3 | IOSTANDARD = "LVCMOS33";
    ##
    
    NET clkout1					LOC = K16 | IOSTANDARD = "LVCMOS33";
    NET clkout2					LOC = J16 | IOSTANDARD = "LVCMOS33";
    NET clkout3					LOC = L16 | IOSTANDARD = "LVCMOS33";  
    NET clkout4					LOC = k15 | IOSTANDARD = "LVCMOS33";
    
    
    PIN "pll_inst/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE ;
    PIN "pll_inst/clkout2_buf.O" CLOCK_DEDICATED_ROUTE = FALSE ;
    PIN "pll_inst/clkout3_buf.O" CLOCK_DEDICATED_ROUTE = FALSE ;
    PIN "pll_inst/clkout4_buf.O" CLOCK_DEDICATED_ROUTE = FALSE ;
    

    代码分析

    1. 可以看到在程序设计的时候使用了IBUFG的原语
      IBUFG即输入全局缓冲,是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG 单元,否则在布局布线时会报错。
      使用IBUFG的时候就是例化这个模块。它包含一个输出一个输入,输入其实就是指最开始的系统时钟,输出是我们后面输入到锁相环的时钟信号。
      使用ISE的锁相环与Quartus的锁相环的区别就是 ise使用了IBUFG原语而Quartus没有
      2.复位信号的设置
      对于PLL的锁相环其复位信号是高电平有效,但对于开发板上的复位按键是低电平有效,所以这里在使用的时候还加上了一个了取反。

    使用 ISE 倍频时遇到的问题

    当时,将信号倍频以后对信号进行仿真,发现locked这个信号一直无法拉高,且显示的一直都是红色高阻态,这显然是错误的,因为locked信号表征的信号是否可以稳定输出。后来检查发现应该是测试文件的问题,在测试文件中的复位信号以前一直用的是20ns之后拉低,后来发现就出现了如上的错误。后来将复位信号变为100ns之后拉低输出的信号就是正确的,locked信号也就拉高了。
    在这里插入图片描述

    展开全文
  • XILINX+ISE+14.1设计教程.ppt,讲解细致,帮您深刻了解ISE软件使用步骤
  • Xilinx_ISE

    2010-12-19 22:40:54
    Xilinx_ISE使用教程,是PPT的形式哦。可以参考一下。
  • (a)设置"Algorithm Type",一共两个选项,“Radix2”和“High Radix”,两者的区别主要是内部计算方法不同,因此有些特征不一样,具体可以查看XILINX的官方文档《LogicCORE IP Divider Generator v3.0》。...

    (一)建立IP核除法器divider generator core

    1、右击顶层模块,选择"New Source"

    2、在弹出的窗口选择"IP(CORE Generator & Architecture Wizard)",在''File name''下面命名IP核的名字。

     3、选择"Math Functions",然后点击"Dividers"下的"Divider Generator"。

    4、设置“Divider Generator”。(a)设置"Algorithm Type",一共两个选项,“Radix2”和“High Radix”,两者的区别主要是内部计算方法不同,因此有些特征不一样,具体可以查看XILINX的官方文档《LogicCORE IP Divider Generator v3.0》。

    (b)设置被除数和商的数据宽度"Dividend and Quotient Width";这只除数的数据宽度“Divisor Width”。此处分别设置为16。

    (c)设置余数类型"Remainder Type",两个选项余数"Remainder"和商的小数"Fractional"。此处选择"Remainder"。

    (d)设置运算对象的数据类型,无符号“Unsigned”和有符号“Signed”。此处选择Signed。

    设置完成之后,点击“Generate”。

    (二)实例化除法器IP核

    wire rfd;
    reg [15 : 0] dividend;
    reg [15 : 0] divisor;
    wire [15 : 0] quotient;
    wire [15 : 0] fractional;
    math_div math_div_inst (
    	.clk(clk_50M), // input clk
    	.rfd(rfd), // output rfd
    	.dividend(dividend), // input [15 : 0] dividend
    	.divisor(divisor), // input [15 : 0] divisor
    	.quotient(quotient), // output [15 : 0] quotient
    	.fractional(fractional)); // output [15 : 0] fractional
    /***************************************************************/			
    reg win_assign_sig;
    reg [4:0] cnt_latency;//计算除法器的延迟周期
    
    always @ ( posedge clk_50M or negedge rst_n)
    	if ( !rst_n )
    		cnt_latency <= 5'd0;
    	else if (cnt_latency==5'd18)  
    		cnt_latency <= 5'd0;
    	else if(win_assign_sig&&cnt_latency!=5'd18)
    		cnt_latency <= cnt_latency + 1'b1;
    /***************************************************************/			
    //被除数和除数赋值
    reg [15:0] h_add_sig;
    reg [15:0] result;
    always @ ( posedge clk_50M or negedge rst_n )
    	if (!rst_n)
    		begin
    			dividend <= 0;
    			divisor <= 0;
    			win_assign_sig <= 0;
    		end
    	else if(!win_assign_sig)
    		begin
    			dividend <= dividend+16'd20;
    			divisor <= divisor+16'd10;
    			win_assign_sig <= 1;
    		end
    	else if(cnt_latency==5'd18&&h_add_sig!=16'd100)
    		win_assign_sig <= 0;
    /***************************************************************/			
    //延迟18个周期之后,将商取出赋值给result
    always @ ( posedge clk_50M or negedge rst_n )
    	if (!rst_n)
    		result <= 0;
    	else if(cnt_latency==5'd18)
    		result <= quotient;
    /***************************************************************/			
    //计数,赋值次数
    always @ ( posedge clk_50M or negedge rst_n )
    	if (!rst_n)
    		h_add_sig <= 0;
    	else if(cnt_latency==5'd18)
    		h_add_sig <= h_add_sig + 1;

     1、各个引脚含义

     2、需要注意的是,除法器是有延时的,并且延时的周期是可以计算的,一般被除数与商的数据宽度越大,延时周期越长。具体计算方法如下图。

    根据上面的描述,可以计算得到,Latency = 16+2 = 18

    (三)功能仿真

    仿真代码如下:

    module main_test;
    
    	// Inputs
    	reg clk;
    	reg rstin_n;
    
    	// Outputs
    	wire [3:0] dout;
    
    	// Instantiate the Unit Under Test (UUT)
    	main uut (
    		.clk(clk), 
    		.rstin_n(rstin_n), 
    		.dout(dout)
    	);
    
    	initial begin
    		// Initialize Inputs
    		clk = 0;
    		rstin_n = 0;
    
    		// Wait 100 ns for global reset to finish
    		#100;
            rstin_n = 1;
    		// Add stimulus here
    
    	end
    
    	always #10 clk = ~clk;
    endmodule
    

    仿真结果图如下:

    通过仿真结果可以看到,某个时钟,被除数dividend为20,除数divisor为10,18个上升沿之后,得到商quotient为2。

    参考资料:

    XILINX的官方文档《LogicCORE IP Divider Generator v3.0》

    链接:https://pan.baidu.com/s/1u-7X4SNEA9B-Ac-1Rsezbw 
    提取码:dtc0 

    转载请注明出处,谢谢!

    展开全文
  • ISE9.01使用教程

    2009-02-26 19:40:16
    Xilinx 是全球领先的可编程逻辑完整解决方案的供应商,研发、制造并销售应用范围广泛的 高级集成电路、软件设计工具以及定义系统级功能的 IP...系列逐步发展到目前的 ISE 9.1i 系列,集成了 FPGA 开发需要的所有功能
  • ISE使用详解

    2015-12-03 18:23:44
    ISE使用详解,适合新手或工程师.FPGA xilinx ISE 教程.
  • ISE14.7使用教程(一个完整工程的建立) 博主提到 黑金xlinix FPGA 黑金动力社区(http://www.heijin.org)如需转载,请注明出处http://www.cnblogs.com/kingst/黑金官网: Http://www.alinx.cn FPGA公司主要是两...

    ISE14.7使用教程(一个完整工程的建立)

    博主提到 黑金xlinix FPGA

    黑金动力社区(http://www.heijin.org)如需转载,请注明出处http://www.cnblogs.com/kingst/  黑金官网:
    Http://www.alinx.cn

    FPGA公司主要是两个Xilinx和Altera(现intel PSG),我们目前用的ISE是Xilinx的开发套件,现在ISE更新到14.7已经不更新了,换成了另一款开发套件Vivado,也是Xilinx的产品,intel的开发套件是Quartus II系列

    我们实验室这两款公司的开发板都有,不过对于入门来说,选择ISE有两个原因一是它比Vivado快多了二是它和Quartus II相比不用自己写测试文件(激励)

    实验室的板子这两个公司都有,代码都是可以移植的,学习的话都要学的,软件不是问题,重点是FPGA的设计思想。本篇呢就用一个实例,基于FPGA 的流水灯来介绍一下ISE的使用完整流程。
    这里写图片描述
    打开软件,点击file——new project。
    这里写图片描述
    建立一个新的工程,工程名为led_water,next~。
    这里写图片描述
    这里设置板卡信息,我使用的板子是basys2,语言为verilog HDL,next~。
    这里写图片描述
    这里是总结界面,点击finish。
    这里写图片描述
    右键点击new source。
    这里写图片描述
    选择verilog module。文件名输入为led
    这里写图片描述
    Next~
    这里写图片描述
    Finish~
    这里写图片描述
    这是流水灯的代码,
    这里写图片描述
    代码编写完成后,点击view RTL Schematic即可进行编译,可查看原理图。

    这里写图片描述
    原理图生成了,便没有语法错误,接下来尽心时序仿真,检查逻辑错误。

    这里写图片描述
    重新新建一个文件,verilog test fixture,文件名为tb_led。
    这里写图片描述
    Next~
    这里写图片描述
    Finish。
    这里写图片描述
    点击simulation,这是仿真界面,双击测试文件,查看代码。
    这里写图片描述
    在测试文件里添加这两行代码,产生时钟,复位信号置1,电路正常工作。
    这里写图片描述
    为了查看仿真波形迅速,这里将代码里的计数器参数改小点。
    这里写图片描述

    点击simulate behavioral model,运行仿真。
    这里写图片描述

    1 开始 2 暂停 3 查看波形
    这里写图片描述
    将波形放大查看,可以看到仿真完全正确
    这里写图片描述

    仿真正确后,就可以进行引脚约束从而进行板级仿真了。点击I/O pin planning(planahead)-post-synthesis打开引脚约束软件。
    这里写图片描述
    弹出的窗口点击yes。
    这里写图片描述
    这个界面Close~
    这里写图片描述
    这里就可根据板子上的引脚或手册来约束引脚。完成后点击close。
    这里写图片描述

    引脚约束完成后就可以综合,点击configure target device进行综合。

    这里写图片描述
    双击boundary scan
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    在空白处右键,然后点击initialize chain。
    这里写图片描述
    选择生成的bit文件,双击打开。
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    这个窗口是提示是否下载到flash中,选择no
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    Cancel~
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    OK~
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    然后个界面点击program,下载bit流文件到板子上
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    这样就下载成功了。

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空空如也

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