来自：https://zhidao.baidu.com/question/34437388.html?qbl=relate_question_0&word=vhdl%20others

答复：

定义了一个多位宽数据cnt1：

singal cnt1: std_logic_vector(3 downto 0)

下面对他赋值：


cnt1 <= (others => '0');


表示的意思是

cnt1(3) <= '0';

cnt1(2) <= '0';

cnt1(1) <= '0';

cnt1(0) <= '0';


也可以写成

cnt1 <= "0000";


用OTHERS写法的好处是，不需要介意位宽，如果使用下面的方法，这样如果修改位宽为5位后，“0000”要改成“00000”，


而开始的写法则不用改。

 

VHDL_BaseGrammer 百度文库





 



 

 



 

 



 

 

 

 

 



VHDL基础——阿傥的博客csdn







 

TYPE 数据类型 













VHDL 中Others 的用法



 

VHDL  event  属性 





 

 

 

VHDL generate 语句使用







VHDL 属性语句之attribute 



请问在VHDL里将一个信号置为open是什么意思?



FOR LOOP 语句

 



 

vhdl  reverse_range

 



VHDL中assert是什么



VHDL断言语句与报告语句



 

 

数据类型及使用
在 process 中经常会使用到各种类型，这里记录一下使用过的类型，以供下次使用参考

常量
CONSTANT PI: REAL:= 3.1416;

赋值

Q := (others => '0')


省略赋值操作符

等效于给变量Q赋值"00000000"


如何把std_logic_vector中的某一位赋给std_logic

d_out: out std_logic_vector(3 downto 0);
c_out: out std_logic;

variable result: std_logic_vector(4 downto 0);

// 截取向量中的某一段
d_out <= result(3 downto 0);
// 抽取向量中的某一位
c_out <= result(4);


位如何赋值，向量如何赋值，单引号还是双引号


单个字符使用 '' ，多个字符使用 ""

条件语句

if else 语句怎么写

if(clear = '0') then
	q <= '0';
elsif(clk_event and clk='1') then
	q <= d;
else 
	null;
end if


注意else后面不加then，只有if elsif 加

选择语句
case语句
case d is
	when "00" => c <= '0';
	when "01" => c <= '0';xxx;xxxx;
	when "10" => c <= '0';
	when others => null;
end case

需要注意：

1.case的条件必须不能重合且能覆盖所有的条件，即交集为空且并集为全集

2.每个条件后面可以有多个语句。
元件例化
元件声明

声明之前，先把将要使用的元件的文件路径导入到工程中，以供编译时索引。在结构体内的 begin 前面加入元件声明 component ，注意元件的名称是对应vhdl中的实体名，元件引脚的名称要与实体中的 port 一致。
architecture behave of counter100 is
	component freq_divider
		port(
			clk_in: in std_logic;
			clk_out: out std_logic);
	end component;
begin

元件例化

在结构体的 begin 之后调用元件
architecture xxxx
	xxxx
begin
	U1: freq_divider
		port map(
			clk_in => xxx;
			clk_out => xxx);
	U2: freq_divider(
			clk_in => xxx;
			clk_out => xxx);
	xxxx

1.U1 U2 是例化后元件的标识，是自定义的，不能重复。标识后面是声明的元件的名称，必须和声明一致，声明的元件可以例化多个元件，标识需要定义成不同的。

2. 端口映射使用 port map ，可以位置映射也可以名称映射。
其他
1.关键词问题

使用关键词做芯片名芯片管脚命名时 \out\ 需要加两个反斜杠来界定。

一、CASE 语句
1. CASE语句的一般表述：
CASE <表达式> IS
WHEN <选择值或标识符> => <顺序语句>; ... ; <顺序语句>;
WHEN <选择值或标识符> => <顺序语句>; ... ; <顺序语句>;

...
WHEN OTHERS => <顺序语句>;
END CASE;
2. CASE语句属于顺序语句，因此必须放在进程语句PROCESS中使用。

3. 如果条件句中的选择值没有全部包括表达式的取值，就要加上最后一句WHEN OTHERS => <顺序语句>。且OTHERS只能出现一次，NULL表示不做任何操作。
4. CASE语句中不允许有相同值的条件语句出现。
5. 选择值有四种不同的表达方式：单个普通数值、数值选择范围、并列数值、混合方式。
6. 加了WHEN OTHERS => NULL语句，则可能出现输出口综合出时序逻辑模块，这是应该避免的。
二、VHDL例化语句
1. 例化语句最简表达式：
COMPONENT 元件名 IS
    PORT （端口名表）;
END COMPONENT 文件名;
2. 端口名关联法：元件名 PORT MAP（[端口名 =>] 连接端口名， ... ）;