精华内容
下载资源
问答
  • 转发:...word=vhdl%20others vhdl语言里的cnt1:=(others=>'1')是什么意思 请说具体点!谢谢!! 分享 举报浏览 7801 次 最佳答案 老江老乡 推荐于2017-12-16 CNT1可能是一个多...

    来自:https://zhidao.baidu.com/question/34437388.html?qbl=relate_question_0&word=vhdl%20others

    答复:

    定义了一个多位宽数据cnt1:
    singal cnt1: std_logic_vector(3 downto 0)
    下面对他赋值:

    cnt1 <= (others => '0');

    表示的意思是
    cnt1(3) <= '0';
    cnt1(2) <= '0';
    cnt1(1) <= '0';
    cnt1(0) <= '0';

    也可以写成
    cnt1 <= "0000";

    用OTHERS写法的好处是,不需要介意位宽,如果使用下面的方法,这样如果修改位宽为5位后,“0000”要改成“00000”,

    而开始的写法则不用改。

    展开全文
  • VHDL_BaseGrammer

    2021-02-23 09:34:11
    VHDL_BaseGrammer 百度文库 ...VHDLOthers 的用法 VHDL event 属性 VHDL generate 语句使用 VHDL 属性语句之attribute 请问在VHDL里将一个信号置为open是什么意思? FOR...

     

    VHDL_BaseGrammer 百度文库

     

     

     

     

     

     

     

     

     

     

    VHDL基础——阿傥的博客csdn

     

    TYPE 数据类型 

    VHDL 中Others 的用法

     

    VHDL  event  属性 

     

     

     

    VHDL generate 语句使用

    VHDL 属性语句之attribute 

    请问在VHDL里将一个信号置为open是什么意思?

    FOR LOOP 语句

     

     

    vhdl  reverse_range

     

    VHDL中assert是什么

    VHDL断言语句与报告语句

     

     

    展开全文
  • VHDL语法

    2019-10-19 16:57:45
    Q := (others => '0') 省略赋值操作符 等效于给变量Q赋值"00000000

    数据类型及使用

    process 中经常会使用到各种类型,这里记录一下使用过的类型,以供下次使用参考
    常量

    CONSTANT PI: REAL:= 3.1416;
    

    赋值

    • Q := (others => '0')

    省略赋值操作符
    等效于给变量Q赋值"00000000"

    • 如何把std_logic_vector中的某一位赋给std_logic
    d_out: out std_logic_vector(3 downto 0);
    c_out: out std_logic;
    
    variable result: std_logic_vector(4 downto 0);
    
    // 截取向量中的某一段
    d_out <= result(3 downto 0);
    // 抽取向量中的某一位
    c_out <= result(4);
    
    • 位如何赋值,向量如何赋值,单引号还是双引号

    单个字符使用 '' ,多个字符使用 ""

    条件语句

    • if else 语句怎么写
    if(clear = '0') then
    	q <= '0';
    elsif(clk_event and clk='1') then
    	q <= d;
    else 
    	null;
    end if
    

    注意else后面不加then,只有if elsif

    选择语句

    case语句

    case d is
    	when "00" => c <= '0';
    	when "01" => c <= '0';xxx;xxxx;
    	when "10" => c <= '0';
    	when others => null;
    end case
    

    需要注意:
    1.case的条件必须不能重合且能覆盖所有的条件,即交集为空且并集为全集
    2.每个条件后面可以有多个语句。

    元件例化

    元件声明
    声明之前,先把将要使用的元件的文件路径导入到工程中,以供编译时索引。在结构体内的 begin 前面加入元件声明 component ,注意元件的名称是对应vhdl中的实体名,元件引脚的名称要与实体中的 port 一致。

    architecture behave of counter100 is
    	component freq_divider
    		port(
    			clk_in: in std_logic;
    			clk_out: out std_logic);
    	end component;
    begin
    

    元件例化
    在结构体的 begin 之后调用元件

    architecture xxxx
    	xxxx
    begin
    	U1: freq_divider
    		port map(
    			clk_in => xxx;
    			clk_out => xxx);
    	U2: freq_divider(
    			clk_in => xxx;
    			clk_out => xxx);
    	xxxx
    

    1.U1 U2 是例化后元件的标识,是自定义的,不能重复。标识后面是声明的元件的名称,必须和声明一致,声明的元件可以例化多个元件,标识需要定义成不同的。
    2. 端口映射使用 port map ,可以位置映射也可以名称映射。

    其他

    1.关键词问题
    使用关键词做芯片名芯片管脚命名时 \out\ 需要加两个反斜杠来界定。

    展开全文
  • VHDL语法三

    千次阅读 2016-11-14 19:59:46
    一、CASE 语句 1. CASE语句的一般表述: CASE IS WHEN => ; ... ; ; WHEN => ; ... ; ; ...WHEN OTHERS => ;...3. 如果条件句中的选择值没有全部包括表达式的取值,就要加上最后一句WHEN OTHERS

    一、CASE 语句

    1. CASE语句的一般表述:

    CASE <表达式> IS

    WHEN <选择值或标识符> => <顺序语句>; ... ; <顺序语句>;

    WHEN <选择值或标识符> => <顺序语句>; ... ; <顺序语句>;

    ...

    WHEN OTHERS => <顺序语句>;

    END CASE;

    2. CASE语句属于顺序语句,因此必须放在进程语句PROCESS中使用。

    3. 如果条件句中的选择值没有全部包括表达式的取值,就要加上最后一句WHEN OTHERS => <顺序语句>。且OTHERS只能出现一次,NULL表示不做任何操作。

    4. CASE语句中不允许有相同值的条件语句出现。

    5. 选择值有四种不同的表达方式:单个普通数值、数值选择范围、并列数值、混合方式。

    6. 加了WHEN OTHERS => NULL语句,则可能出现输出口综合出时序逻辑模块,这是应该避免的。

    二、VHDL例化语句

    1. 例化语句最简表达式:

    COMPONENT 元件名 IS

        PORT (端口名表);

    END COMPONENT 文件名;

    2. 端口名关联法:元件名 PORT MAP([端口名 =>] 连接端口名, ... );


    展开全文
  • Problem with VHDL record

    2021-01-08 19:52:18
    <div><pre><code>vhdl --!\file --!\brief This file contains the package that provides definition of interfaces of memory and processing module control library ieee; use ieee.std_logic_1164.all; use ...
  • VHDL语法点滴

    2013-03-09 15:24:00
    = (others => '0'); 这个是给cnt赋零的意思,还可以这样用比如说cnt是std_logic_vector(7 downto 0);那么cnt<=(1=>'1',others=>'0');就表示给cnt的第1位赋1,其他位的全部都赋0,结果cnt=“00000010”...
  • when others => bitout <= i3; ' end case; ' end process; <p>My understanding was that all the VHDL 2002 constructs should be understood and parsed, shouldn't it?</p><p>该提问...
  • 在用VHDL编写状态机时,即使使用了when others语句,状态机也会跑飞,无法回到正常的状态中,经过查阅Intel的说明资料,发觉综合的时候,when others语句被综合掉了,需要在定义状态机时,做一个属性说明,告诉状态...
  • VHDL 4选一选择器

    2012-03-24 14:54:03
    VHDL语言,四选一选择器试验。 entity mux41a is port(a,b:in std_logic; s1,s2,s3,s4:in std_logic; y: out std_logic); end entity mux41a; architecture one of mux41a is signal ab:std_logic_vector(1 down...
  • 汽车尾灯的vhdl求解释

    2016-12-25 08:37:32
    when others=>rightdeng; end case; elsif tright='0' then rightdeng; case leftd is when"01"=>leftdeng; when"10"=>leftdeng; when"11"=>leftdeng; when others=>leftdeng; end case; elsif tleft='0'then ...
  • 8255VHDL语言波形问题

    2015-04-26 08:29:54
    when others=>null; END CASE; END IF; END IF; END PROCESS; PROCESS(pa_latch) BEGIN IF(ctrreg(4)='0')THEN pa(pa_latch); ELSE PA; END IF; END PROCESS; PROCESS(pb_latch) BEGIN IF(ctrreg(1)='0...
  • VHDL时钟倍频的设计

    2009-06-04 12:17:22
    --clk_div1 (others=>'0'); clk_div1 ; else clk_div1; end if; end if; end process CLK_DIVIDOR1; CLK_DIVIDOR:process(CLKFX) begin if(CLKFX'event and CLKFX= '1') then clk_div; end if; end ...
  • VHDL中一个很好的语句others,对于参数化或者大位宽赋值全0、全1、全X、全Z很方便(这里X、Z为大写),以如下的方式: cnt &lt;= (others=&gt;'0'); --赋全0 cnt &lt;= (others=&gt;'1');--赋全1....
  • 1、--GENERIC可以用来指定一些全局的变量,它要放在entity之后,port口映射之前 entity ethernet is ...MIIM_PHY_ADDRESS : t_phy_address := (others => '0'); MIIM_RESET_WAIT_TICKS : natural
  • 在用vhdl做滤波器的fpga实现时,尝试采用分布式算法和查表法来优化,因为找到的例子是用的Verilog语言,在写到最后的移位累加时就出现问题了,移位累加无法得到正确的值。想请前辈们帮忙提供一些思路或者经验,我对...
  • VHDL 16选1数据选择器

    2013-06-21 01:40:11
    不知道哪里错了,求解释 library ieee; use ieee.std_logic_1164.all; entity selc is port(DATA0,DATA1,DATA2,DATA3,DATA4,DATA5:in std_logic ;... when others=>null; end case; end bh;
  • 已经设计好risc的指令集,时序也已经写好,不太会用vhdl语言编写硬布线控制的控制器,不过已经大致写了一下,但是仿真结果不太对,请各位大佬帮忙看看!! 指令集如下: ![图片说明]...
  • 2.自己更改了一段代码,但是仿真不出来,有没有大神愿意帮我改一下,从来没学过这个vhdl,太难了。跪谢~ 代码: LIBRARY IEEE; USE IEEE.std_logIC_1164.ALL; USE IEEE.std_logIc_ARITH.ALL; USE IEEE.std_...
  • library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.STD_LOGIC_ARITH.ALL;...WHEN OTHERS => Y ; FINISHED ; END CASE; END IF; END PROCESS; end Behavioral;
  • 我的VHDL学习笔记(3)

    千次阅读 2005-12-10 02:59:00
    CASE语句,属于顺序语句,因此必须放在process中使用,用法如下:case expression iswhen choice => sequential_statements --quential_statements 顺序语句构成,语句间用;... .(when others=>sequential_s
  • vhdl常用的语法无非就 用在进程下边: 1.if-else-elsif-end if; 2. case x is when " “=>b<=” “; when others=>b<=“Z”; end case; 用在结构体下 1.a<=” “when b=” " else " “when...
  • 检查没错误,但是功能仿真有结果,时序仿真没有结果 求大神教 代码如下: library ieee; use ieee.std_logic_1164.all;... when others => S; end case; end if; end process; end struct;
  • variable clk_div : std_logic_vector(3 downto 0) := (others => '0'); begin if (rising_edge(clk)) then clk_div := clk_div + '1'; -- The slave samples the data on the rising edge of SCLK. -- ...
  • 详细问题:一个信号可以通过wm8731里的DA-转换器将数字信号转换成模拟信号,但是我怎么用vhdl语言去调用wm8731将并行的数字信号的数据输入到wm8731里面去 ``` entity generator_gai is port( clk,reset,zustand...
  • Add FPGA toolchains support

    2021-01-08 01:04:48
    4. Usually a design uses some libraries which may depends on others. 5. Usually a design is composed of one or more simulations and one or more binaries(bitstream). 6. A library isn't compiled ...
  • VHDL是一种硬件描述语言(HDL) . 您的std_logic_vector由连线和寄存器(物理组件)表示 . 因此,大小不能动态改变,但必须在合成前确定 .所以使用你需要的'MAX'长度的std_logic_vector,然后只读取你需要的位:constant...
  • EDA十进制频率计数器

    2011-11-22 21:40:25
    VHDL语言写的十进制频率计数器 ============================== library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port (rst,clk,ena:in std_logic; cout: out std_...
  • It is a book that shows how to translate efficiently an algorithm to a circuit, using techniques such as parallelism, pipeline, loop unrolling, and others. Numerous examples of FPGA implementation ...
  • <div><p>Second attempt at fixing ClockCycles...- Minor tweak made to sample VHDL code to provide an output valid signal to fire triggers against.</p><p>该提问来源于开源项目:cocotb/cocotb</p></div>
  • 8位模型计算机的设计

    2012-04-23 23:18:16
    计算机组成原理9 VHDL实现 头文件cpu_defs.vhd如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE cpu_defs IS TYPE opcode IS (sta, add, sub, and1, jmp, nop); CONSTANT word_w: NATURAL :=8;--...

空空如也

空空如也

1 2
收藏数 37
精华内容 14
关键字:

othersvhdl