菜鸟一枚，只是分享一下在学习的过程，和这两个系统函数的简单用法，
 
$readmemb和$readmemh用来从文件中读取数据到存储器中。
 
读取的内容只包括：空白位置（空格、换行、制表格(tab和form-feeds),注释行、二进制或十六进制的数字。
 
数字中不能包含位宽说明和格式说明，其中readmemb要求每个数字是二进制数，readmemh要求每个数字必须是十六进制数字。数字中不定值x或X，高阻值z或Z，和下划线(_)的使用方法和代表意义与一般Verilog HDL程序中的用法一致。
 
在Verilog语法中，一共有以下六种用法：
 
 
 
（1）$readmemb("<数据文件名>",<存储器名>);
 
（2）$readmemb("<数据文件名>",<存储器名>,<起始地址>);
 
（3）$readmemb("<数据文件名>",<存储器名>,<起始地址>,<终止地址>);
 
 
 
（4）$readmemh("<数据文件名>",<存储器名>);
 
（5）$readmemh("<数据文件名>",<存储器名>,<起始地址>);
 
（6）$readmemh("<数据文件名>",<存储器名>,<起始地址>,<终止地址>);
 
 
 
这里只说一下最简单的第一种和第四种（因为我也只了解这两种，哈哈）
 
 
 
（1）$readmemb的使用
 
先在Verilog代码目录下准备一个文件file1.txt,存入二进制数据：
 
1111 1010 0101 1x1z 1_1_ 1_111    
 
或者
 
1111
 
1010 
 
0101 
 
1x1z 
 
1_1_ 
 
1_111
 
存在一行每个用空格隔开，跟分行存，输出结果是一样的，但是若在一行中不用空格隔开会出错，编译器会试图
 
把一整行数据存在一个四位的存储单元中。
 
`timescale 10ns/1ns
module test;
reg[3:0] memory[0:7];//申请八个四位的存储单元
reg[4:0] n;
initial
	begin
		$readmemb("file1.txt",memory); //读取file1.txt中的数字到memory
	for(n=0;n<=7;n=n+1)   //把八个存储单元的数字都读取出来，若存的数不到八个单元输出x态，程序结果中会看到
		$display("%b",memory[n]);
	end
endmodule
 
编译，仿真，运行之后的输出结果：
 
# 1111
 # 1010
 # 0101
 # 1x1z              不定态和高阻态输出依旧为不定态和高阻态
 # 0011              文件中村的是1_1_，忽略下划线
 # 1111               忽略下划线
 # xxxx                文件中只有六个数据，剩下两个输出为不定态x
 # xxxx
 
 
 
（2）$readmemh的使用
 
准一个文件file2.txt，存入十六进制数据：
 
1234 5678 9012
 
代码：
 
`timescale 10ns/1ns
module test;
reg set;
reg[15:0] memory[0:7];    //注意这里每个存储单元的长度为16位，因为每个数字是四位十六进制数，换算成二进制数是16位
reg[4:0] n;
initial
	begin
		$readmemh("file2.txt",memory);
	for(n=0;n<=7;n=n+1)
		$display("%h",memory[n]);
	end
endmodule
 
输出：
 
# 1234
 # 5678
 # 9012
 # xxxx
 # xxxx
 # xxxx
 # xxxx
 
# xxxx
 
 
 
若以后会了其他用法再来补充吧

在verilog中有$readmemh(“filename”, mem_name)命令，在使用这个命令时，”filename”中的路径要用反斜杠’/’，而不是斜杠’/’。如
 
$readmemh("F:/mydesigen/re_input.txt",re_input);
 
上面的语句是正确的，而如果用斜杠就有问题，如
 
$readmemh("F:/mydesigen/re_input.txt",re_input);
 
对于需要的txt文件，其格式为每行一个数据，例如用matlab产生文件则可以这样写
 
fid0 = fopen('F:/mydesigen/re_input.txt','w+');
 
fprintf(fid0,'%x /n',real(info));
 
其中的换行符是必须的。
 
同时，在matlab中，路径语句的斜杠’/’或是反斜杠’/’都没有问题。
 
 
 
转自：http://leehowal.blog.163.com/blog/static/45808713200972911029896/

 
 
在verilog中有$readmemh(“filename”, mem_name)命令，在使用这个命令时，”filename”中的路径要用反斜杠’/’，而不是斜杠’\’。如
 
 
$readmemh("F:/mydesigen/re_input.txt",re_input);
 
 
上面的语句是正确的，而如果用斜杠就有问题，如
 
 
$readmemh("F:\mydesigen\re_input.txt",re_input);
 
 
对于需要的txt文件，其格式为每行一个数据，例如用matlab产生文件则可以这样写
 
 
fid0 = fopen('F:\mydesigen\re_input.txt','w+');
 
 
fprintf(fid0,'%x \n',real(info));
 
 
其中的换行符是必须的。同时，在matlab中，路径语句的斜杠’\’或是反斜杠’/’都没有问题。
 
 
 
  
module memory();
reg [7:0] my_mem [0:255];
initial
begin
        /*$readmemh("file",mem_array,start_addr,stop_addr);*/
        $readmemh("mem.list", my_mem);
        $display("0x00: %h", my_mem[8'h00]);
        $display("0x01: %h", my_mem[8'h01]);
        $display("0x55: %h", my_mem[8'h55]);
        $display("0x56: %h", my_mem[8'h56]);
end

endmodule
/*
        //comments are allowed
        0xab //addr 8'h00
        0xba //addr 8'h01
        @55  //jump to 8'h55
        0x55 //addr 8'h55
        0xaa //addr 8'h56
*/
 
 
 
 
 
 
 
我常用的是：
 
 
a0=funcCensusOneImage('im0.pgm',3);
 
 
fid0=fopen('G:\data.txt','wt');
 
 
fprintf(fid0,'%x\n',a0);
 
 
fclose(fid0);
 
 
向G:\data.txt文件写入经过ct变换的8位16进制数据，且每一个数据占一行，符合modelsim仿真时将data.txt数据读入存储器寄存器的规范。
 
 
转载于:https://www.cnblogs.com/woshitianma/archive/2012/12/19/2825547.html

       reg [31:0]test[10:0];
       initial $readmemh("G:/vivadoproject/test2/rtl/hello.txt",test);       //用绝对路径保稳点
         integer i = 0;
         initial begin
 

          $display("hello verilog");    //
          
         for(i=0;i<8;i=i+1)
         begin 
         $display("%d:%h",i,test[i]);   //
         end
         end