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    原标题:【Vivado使用误区与进阶】用Tcl定制Vivado设计实现流程

    上一篇《Tcl在Vivado中的应用》介绍了Tcl的基本语法以及如何利用Tcl在Vivado中定位目标。其实Tcl在Vivado中还有很多延展应用,接下来我们就来讨论如何利用Tcl语言的灵活性和可扩展性,在Vivado中实现定制化的FPGA设计流程。

    基本的FPGA设计实现流程

    FPGA的设计流程简单来讲,就是从源代码到比特流文件的实现过程。大体上跟IC设计流程类似,可以分为前端设计和后端设计。其中前端设计是把源代码综合为对应的门级网表的过程,而后端设计则是把门级网表布局布线到芯片上最终实现的过程。

    以下两图分别表示ISE和Vivado的基本设计流程:

    ISE中设计实现的每一步都是相对独立的过程,数据模型各不相同,用户需要维护不同的输入文件,例如约束等,输出文件也不是标准网表格式,并且形式各异,导致整体运行时间过长,冗余文件较多。

    Vivado中则统一了约束格式和数据模型,在设计实现的任何一个阶段都支持XDC约束,可以生成时序报告,在每一步都能输出包含有网表、约束以及布局布线信息(如果有)的设计检查点(DCP)文件,大大缩短了运行时间。

    从使用方式上来讲,Vivado支持工程模式(Project Based Mode)和非工程模式(None Project Mode)两种,且都能通过Tcl 脚本批处理运行,或是在Vivado 图形化界面IDE 中交互运行和调试。

    工程模式

    工程模式的关键优势在于可以通过在Vivado 中创建工程的方式管理整个设计流程,包括工程文件的位置、阶段性关键报告的生成、重要数据的输出和存储等。

    如下左图所示,用户建立了一个Vivado工程后,工具会自动创建相应的.xpr工程文件,并在工程文件所在的位置同层创建相应的几个目录,包括.cache、.data、.runs和.srcs等等(不同版本可能有稍许差异),分别用于存储运行工程过程中产生的数据、输出的文件和报告以及工程的输入源文件(包含约束文件)等。

    如下右图所示,在Vivado IDE 中还可以一键式运行整个设计流程。这些预置的命令按钮就放置在工具最左边的侧栏:Flow Navigator 。不同按钮对应不同的实现过程,其中在后端实现阶段,还可以用右键调出详细分步命令,指引工具具体执行实现的哪一步。

    特别需要指出的是 Flow Navigator只有在Vivado IDE中打开 .xpr 工程文件才会显示,如果打开的是设计检查点 .dcp 文件(不论是工程模式或是非工程模式产生的dcp)都不会显示这个侧栏。

    非工程模式

    非工程模式下,由于不会创建工程,用户就需要自己管理设计源文件和设计过程。源文件只能从当前位置访问,在设计实现过程中的每一步,数据和运行结果都存在于Vivado分配到的机器内存中,在用户不主动输出的情况下,不会存储到硬盘中。

    简单来讲,非工程模式提供了一种类似ASIC设计的流程,用户拥有绝对的自由,可以完全掌控设计实现流程,但也需要用户对设计实现的过程和数据,尤其对文件输出和管理全权负责,包括何时、何地、输出怎样的文件等等。

    使用非工程模式管理输入输出文件、进行设计实现都需要使用Tcl脚本,但这并不代表非工程模式不支持图形化界面。非工程模式下产生的.dcp文件一样可以在Vivdao IDE中打开,继而产生各种报告,进行交互式调试等各种在图形化下更便捷直观的操作。这是一个常见误区,就像很多人误认为工程模式下不支持Tcl脚本运行是一个道理。但两种模式支持的Tcl命令确实是完全不同的,使用起来也不能混淆。

    下图所示是同一个设计(Vivado自带的Example Design)采用两种模式实现所需使用的不同脚本,更详细的内容可以在UG975和UG835中找到。需要注意的是,工程模式下的Tcl脚本更简洁,但并不是最底层的Tcl命令,实际执行一条相当于执行非工程模式下的数条Tcl命令。

    Vivado支持的两种Tcl脚本

    Tcl对图形化的补充

    相信对大部分FPGA工程设计人员来说,图形化界面仍旧是最熟悉的操作环境,也是设计实现的首选。在Xilinx推出全面支持Tcl的Vivado后,这一点依然没有改变,但我们要指出的是,即使是在图形化界面上跑设计,仍然可以充分利用Tcl的优势。在Vivado IDE 上运行Tcl脚本主要有以下几个渠道。

    Tcl Console

    Vivado IDE的最下方有一个Tcl Console,在运行过程中允许用户输入Tcl/XDC命令或是source预先写好的Tcl脚本,返回值会即时显示在这个对话框。

    举例来说,设计调试过程中,需要将一些约束应用在某些网表目标上(具体可参照《Tcl在Vivado中的应用》所示),推荐的做法就是在IDE中打开.dcp然后在Tcl Console中输入相应的Tcl/XDC命令,验证返回值,碰到问题可以直接修改,直到找到正确合适的命令。然后可以记录这些命令,并存入XDC文件中以备下次实现时使用。

    还有一种情况是,预先读入的XDC中有些约束需要修改,或是缺失了某些重要约束。不同于ISE中必须修改UCF重跑设计的做法,在Vivado中,我们可以充分利用Tcl/XDC的优势, 在Tcl Console中输入新的Tcl/XDC,无需重跑设计,只要运行时序报告来验证。当然,如果能重跑设计,效果会更好,但是这种方法在早期设计阶段提供了一种快速进行交互式验证的可能,保证了更快地设计迭代,大大提升了效率。

    另外,通过某些Tcl命令(例如show_objects、select_objects等等)的帮助,我们还可以利用Tcl Console与时序报告、RTL和门级网表以及布局布线后的网表之间进行交互调试,极大发挥Vivado IDE的优势。

    Hook Scripts

    Vivado IDE中内置了tcl.pre和tcl.post,用户可以在Synthesis和Implementation的设置窗口中找到。设计实现的每一步都有这样两个位置可供用户加入自己的Tcl脚本。

    tcl.pre 表示当前这步之前Vivado会主动source的Tcl脚本,tcl.post 表示这步之后会source的脚本。Tcl脚本必须事先写好,然后在上图所示的设置界面由用户使用弹出窗口指定到脚本所在位置。

    这些就是所谓的“钩子”脚本,正是有了这样的脚本,我们才得以在图形化界面上既享有一键式执行的便利,又充分利用Tcl带来的扩展性。比较常见的使用场景是,在某个步骤后多产生几个特别的报告,或是在布线前再跑几次物理优化等。

    Customer Commands

    Vivado IDE中还有一个扩展功能,允许用户把事先创建好的Tcl脚本以定制化命令的方式加入图形化界面,成为一个按钮,方便快速执行。这个功能常常用来报告特定的时序信息、修改网表内容、实现ECO等等。

    用Tcl定制实现流程

    综上所述,标准的FPGA设计实现流程完全可以通过Vivado IDE一键式执行,如果仅需要少量扩展,通过前述钩子脚本等几种方法也完全可以做到。若是这些方法都不能满足需求,还可以使用Tcl脚本来跑设计,从而实现设计流程的全定制。

    注:以下讨论的几种实现方案中仅包含后端实现具体步骤的区别,而且只列出非工程模式下对应的Tcl命令。

    下图所示是Vivado中设计实现的基本流程,蓝色部分表示实现的基本步骤(尽管 opt_design 这一步理论上不是必选项,但仍强烈建议用户执行),对应Implementation的Default策略。黄色部分表示可选择执行的部分,不同的实现策略中配置不同。

    这里不会讨论那些图形化界面中可选的策略,不同策略有何侧重,具体如何配置我们将在另外一篇关于Vivado策略选择的文章中详细描述。我们要展示的是如何对设计流程进行改动来更好的满足设计需求,这些动作往往只能通过Tcl脚本来实现。

    充分利用物理优化

    物理优化即 phys_opt_design 是在后端通过复制、移动寄存器来降扇出和retiming,从而进行时序优化的重要手段,一般在布局和布线之间运行,从Vivado 2014.1开始,还支持布局后的物理优化。

    很多用户会在Vivado中选中phys_opt_design,但往往不知道这一步其实可以运行多次,并且可以选择不同的directive来有侧重的优化时序。

    比如,我们可以写这样一个Tcl脚本,在布局后,使用不同的directive或选项来跑多次物理优化,甚至可以再多运行一次物理优化,专门针对那些事先通过get_nets命令找到并定义为highfanout_nets的高扇出网络。具体directive的含义可以通过UG835、UG904或phys_opt_design -help命令查询。

    布局布线之间的多次物理优化不会恶化时序,但会增加额外的运行时间,也有可能出现时序完全没有得到优化的结果。布线后的物理优化有时候会恶化THS,所以请一定记得每一步后都运行 report_timing_summary,并且通过 write_checkpoint 写出一个 .dcp 文件来保留阶段性结果。这一步的结果不理想就可以及时退回到上一步的 .dcp 继续进行。

    闭环设计流程

    通常的FPGA设计流程是一个开环系统,从前到后依次执行。但Vivado中提供了一种可能,用户可以通过 place_design -post_place_opt 在已经完成布局布线的设计上再做一次布局布线,从而形成一个有了反馈信息的闭环系统。这次因为有了前一次布线后的真实连线延迟信息,布局的针对性更好,并且只会基于时序不满足的路径进行重布局而不会改变大部分已经存在的布局信息,之后的布线过程也是增量流程。

    这一过程所需的运行时间较短,是一种很有针对性的时序优化方案。可以通过Tcl写一个循环多次迭代运行,但需留意每次的时序报告,若出现时序恶化就应及时停止。

    增量设计流程

    Vivado中的增量设计也是一个不得不提的功能。当设计进行到后期,每次运行改动很小,在开始后端实现前读入的设计网表具有较高相似度的情况下,推荐使用Vivado的增量布局布线功能。

    如下图所示,运行增量流程的前提是有一个已经完成布局布线的.dcp文件,并以此用来作为新的布局布线的参考。

    运行过程中,Vivado会重新利用已有的布局布线数据来缩短运行时间,并生成可预测的结果。当设计有95% 以上的相似度时,增量布局布线的运行时间会比一般布局布线平均缩短2 倍。若相似度低于80%,则使用增量布局布线只有很小的优势或者基本没有优势。

    除了缩短运行时间外,增量布局布线对没有发生变化的设计部分造成的破坏也很小,因此能减少时序变化,最大限度保留时序结果,所以一般要求用做参考的 .dcp 文件必须是一个完全时序收敛的设计。

    参考点 .dcp 文件可以在Vivado IDE的Implementation设置中指定,也可以在Tcl脚本中用 read_checkpoint -incremental 读入。特别需要指出的是,在工程模式中,如要在不新建一个impl实现的情况下使用上一次运行的结果作为参考点,必须将其另存到这次运行目录之外的位置,否则会因冲突而报错。

    以上用Tcl定制Vivado设计实现流程的讨论就到这里,关于更细节的Tcl使用场景,包括ECO流程等,会另外展开,敬请关注。

    作者:Ally Zhou

    整理:碎碎思

    版权归原作者所有

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    Tcl介绍
    Vivado是Xilinx最新的FPGA设计工具,支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比,Vivado可以说是全新设计的。无论从界面、设置、算法,还是从对使用者思路的要求,都是全新的。看在Vivado上,Tcl已经成为唯一支持的脚本。

    Tcl(读作tickle)诞生于80年代的加州大学伯克利分校,作为一种简单高效可移植性好的脚本语言,目前已经广泛应用在几乎所有的EDA工具中。Tcl 的最大特点就是其语法格式极其简单甚至可以说僵化,采用纯粹的 [命令 选项 参数] 形式,是名副其实的“工具命令语言”( 即Tcl的全称Tool Command Language)。

    实际上Tcl的功能可以很强大,用其编写的程序也可以很复杂,但要在Vivado或大部分其它EDA工具中使用,则只需掌握其中最基本的几个部分。

    通过Tcl, Vivado具备了强大的设计分析能力
    • 快速定位设计中的问题
    • 减少设计迭代周期

    Windows Key + E 打开文件浏览器
    路径:E:\VivadoProject\ZynqHW_Lab3_Solution\ZynqDesign\ZynqDesign.srcs\sources_1\bd\Z_system

    准备工作
    首先需要设置环境变量,在path环境变量中添加Vivado的路径,路径设置到bin文件夹,例如C:\Xilinx\Vivado\2014.1\bin

    在Windows界面下,“开始”->“运行”,输入cmd,打开windows命令行终端。这个时候 有三个选择:

    1. 输入“vivado”,启动Vivado GUI界面,和点击桌面上的图标启动Vivado没什么区别;事实上,直接点击桌面图标,就是调用windows batch命令启动vivado

    2. 输入“vivado -modebatch -source file.tcl”,从脚本批处理的形式启动Vivado,运行后直接执行file.tcl文件

    3. 输入“vivado -modetcl”,启动Tcl交互式命令行。

    注:需要先配置环境变量,否则在cmd的时候会出现

    Tcl是一种很容易用户自己定义命令的脚本语言,Xilinx在此基础上增加了大量Vivado的命令。对于Vivado自定义的非标准的Tcl命令,输入该命令后,继续输入空格+“-help”,可以查到该命令的详细解释。

    环境变量的配置:
    环境变量一般是指在操作系统中用来指定操作系统运行环境的一些参数,比如临时文件夹位置和系统文件夹位置等。这点有点类似于DOS时期的默认路径,当你运行某些程序时除了在当前文件夹中寻找外,还会到设置的默认路径中去查找。简单地说这里的“Path”就是一个变量,里面存储了一些常用命令所存放的目录路径

    右击计算机,选择属性,找到并打开“高级系统配置”。在接下来的页面中点击“高级系统配置”,打开“系统属性”窗口。

    高级——环境变量
    在path环境变量中添加Vivado的路径,路径设置到bin文件夹,此时,环境变量并没有生效,需要重启计算机或者重启explore.exe,重启explorer.exe,环境变量配置完成并生效

    开始使用tcl模式

    Tcl console

    输入tcl命令行,cd +文件路径……打开工程

    注意·:在文件浏览器路径复制的文件路径斜杠不对,需要换成右斜杠。。。

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    Tcl脚本简介

    Tcl——Tool Command Language(读作tickle),诞生于80年代的加州大学伯克利分校,作为一种简单高效可移植性好的脚本语言,目前已经广泛应用在几乎所有的EDA工具中。在Xilinx最新的FPGA设计工具Vivado中,Tcl成为唯一支持的脚本。

    使用Tcl脚本的优势如下

    • 能快速生成Vivado工程及编译工程,生成工程所需要的PL端bit文件;生成工程之后,根据自己的需要,可手动创建Block Design,或者在脚本添加IP、实现自动连接等功能。总而言之,Tcl的引入,使得Vivado设计过程也变得可编程控制,设计流程变得更加灵活多变。
    • 在开发的过程中,直接打开Vivado软件,可视化地进行Block Design设计、配置IP和连线等。但是这样手动添加IP或者连线需要花一定的时间,且编译步骤重复累赘,因为打开了Vivado这个占用电脑资源比较大的软件,导致生成需要的bitstream文件需要花费大量时间。使用脚本可以快速的在Vivado 2017.4 Tcl Shell(Vivado自带的shell终端窗口)执行Tcl脚本命令,无需要打开Vivado软件就进行编译生成bit文件,花费的时间极大的缩短了。
    • 如需修改工程的Block Design文件,可以打开Vivado进行修改或者直接修改Block Design Tcl脚本,所有的Block Design设计,Vivado都会自动保存成Tcl脚本文件。

    基于TcL脚本生成Vivado工程

    • Windows 7/10 64bit
    • Xilinx Vivado 2017.4

    表 1

    开发板型号

    是否支持本实验

    TLZ7x-EasyEVM

    支持

    TLZ7xH-EVM

    支持

    TL5728F-EVM

    支持

    TLA7-EasyEVM/TLA7-EVM

    支持

    TLK7-EVM

    支持

    TL665xF-EasyEVM

    支持

    TL6678F-EasyEVM

    支持

     

    由创龙提供的FPGA开发例程位于光盘Demo目录下,本文以创龙TLK7-EVM开发板为实验平台,以tl-led-flash例程为例,演示使用Tcl脚本生成Vivado工程及编译的开发步骤。

    将Demo目录下的tl-led-flash例程复制到Windows非中文路径下,例如复制到C盘根目录。Vivado工程目录结构及文件说明见下表,表格中的xxx代表具体的例程,例如 tl-led-flash例程。Vivado工程的bin文件夹下存放适用于创龙各开发平台运行的可执行文件,src文件夹下包含constraints、hdl和scripts目录。

    注意:Windows路径有长度限制,路径太长会导致出错。

    表 2

    目录

    文件/目录

    说明

    bin

    xxx.bin/xxx.bit

    可执行文件,可直接运行测试

    src

    constraints

    约束文件

    hdl

    Verilog源码

    scripts

    xxx_project.tcl

    执行该脚本生成Vivado工程

    clean.sh
    clear_project.tcl

    删除log文件和生成的工程

     

    使用TcL终端打开Tcl脚本

    打开Vivado软件,点击菜单栏"Window->Tcl Consonle"打开Tcl控制台窗口。

    在Tcl控制台窗口执行如下指令(注意指令中"/"符号的方向),进入需要执行的Tcl脚本所在路径,该脚本文件用于生成tl-led-flash例程的Vivado工程。

    Vivado% cd C:/tl-led-flash/src/scripts

    ​​​​​​​生成Vivado工程

    进入xxx_project.tcl脚本所在路径,执行Tcl脚本生成对应平台的Vivado工程。本次操作中生成创龙TLK7-EVM开发板的Vivado工程——tl_led_flash,指令参数解释如下:

    Vivado%  vivado -mode batch -source tl_led_flash_project.tcl -tclargs tlk7-evm xc7k325tffg676-2

    • vivado -mode batch:使用vivado的batch模式;
    • -source  axi_gpio_project.tcl:选中要执行的Vivado工程xxx_project.tcl脚本文件;

    -tclargs  tlk7-evm  xc7k325tffg676-2:修改"-tclargs"参数,即可生成对应开发平台和芯片型号的工程。这里生成了TLK7-EVM开发板,FPGA型号为XC7K325TFFG676-2的Vivado工程。如需要生成TLZ7x-EasyEVM开发板,SoC芯片型号为XC7Z010CLG400-2的工程,则将指令修改为:-tclargs  tlz7x-easyevm  xc7z010clg400-2。

    表 3

    开发板型号

    FPGA(SoC)型号

    "-tclargs"参数

    TLZ7x-EasyEVM

    XC7Z010CLG400-2

    tlz7x-easyevm  xc7z010clg400-2

    XC7Z020CLG400-2

    tlz7x-easyevm  xc7z020clg400-2

    TLZ7xH-EVM

    XC7Z100FFG900-2

    tlz7xh-evm  xc7z100ffg900-2

    TL5728F-EVM

    XC7A100TFGG484-2

    tl5728f-evm  xc7a100tfgg484-2

    TLA7-EasyEVM
    TLA7-EVM

    XC7A100TFGG484-2

    tla7-evm  xc7a100tfgg484-2

    TLK7-EVM

    XC7K325TFFG676-2

    tlk7-evm  xc7k325tffg676-2

    TL665xF-EasyEVM

    XC7A100TFGG484-2

    tl665xf-easyevm  xc7a100tfgg484-2

    TL6678F-EasyEVM

    XC7K325TFFG676-2

    tl6678f-easyevm  xc7k325tffg676-2

    Tcl脚本执行完成后,Tcl控制台窗口打印信息如下图所示,同时在工程源码"\src\runs"目录下生成对应开发平台的Vivado工程。本次生成了配套于创龙TLK7-EVM开发板的tl_led_flash工程。

    ​​​​​​​Vivado工程编译

    双击Vivado工程"src\runs\tl_led_flash.xpr"文件,打开新生成的Vivado工程如下图所示。

    点击左边栏PROGRAM AND DEBUG下的Generate Bitsteam选项,弹出对话框中选择Yes选项,如下图所示:

    在弹出的Launch Runs对话框中,点击OK开始编译Vivado工程,如下图所示:

    用时约6min后,Vivado工程编译完成,实际编译时间跟FPGA工程和PC性能相关。在弹出以下对话框中,点击Cancel完成编译步骤。

    编译完后会在Vivado工程"src\runs\xxx.runs\impl_1"目录下生成可执行文件xxx.bit和xxx.bin,如下图所示。其中xxx.bit文件内包含head information,可以通过下载器解析后加载到FPGA核,xxx.bin文件为可执行文件。

    为便于测试,我司提供由Vivado工程编译生成的可行文件放于bin目录下,该目录下包含了适用于创龙全部开发平台的可执行文件,将其下载到开发板即可运行测试。

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    之前只知道可以把工程使用tcl简化,不知道原来可以这么方便,比如从vivado2019.1的工程挪到2017.4里面

    先说生成bd.tcl

    第一步,在19的工程中,点击blockdesgin.然后在tcl窗口里输入 write_bd_tcl name.tcl。这样就生成了需要的tcl文件。打开刚刚那个tcl文件,把里面的vivado版本和ip核版本改一下,改成需要的版本。

    第二步,在2017.4的环境里新建一个工程,啥都不要加。然后新的工程中cd到刚刚那个生成的文件目录下,source name.tcl,静待佳音~

    这样就把blockdesign挪过去了。

    再来说说write_ip_tcl和write_project_tcl.

    我想把19的工程挪到17中去,只试了一下project那一句,但是各种报错,应该是不能向低版本兼容一些语句一类,所以有从低版本升级到高版本的同学可以试一试这个方法。如果管用,记得留言告诉我哦~

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空空如也

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