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  • Xilinx Spartan6

    2014-04-03 15:39:27
    Xilinx SPARTAN6 RAM说明书
  • xilinx Spartan 6

    2010-07-09 20:20:35
    xilinx FPGA的Spartan 6系列资料,乐于分享
  • xilinx spartan-6

    2014-08-08 18:43:54
    xilinx spartan-6的实验,学习其中实验的步奏方法
  • Xilinx Spartan

    2014-03-03 17:40:47
    Xilinx FPGA Spartan 6 说明书
  • Xilinx官方指南,本指南详细介绍了XilinxSpartan6系列的serdes模块,用于连接高速ADC/DAC,包含了具体的实例,非常详细,使用serdes前必读
  • xilinxspartan6系列FPGA上实现cameralink接口。代码
  • xilinx spartan 6 150T设计方案,里面包括此芯片的各个接口的设计。
  • Xilinx Spartan 6 管脚分配

    千次阅读 2017-02-06 10:27:59
    所有Spartan-6 LX器件之间的引脚分配是兼容的,所有Spartan-6 LXT器件之间的引脚分配是兼容的,但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的。   表格 1Spartan-6系列FPGA封装
    1. Spartan-6系列封装概述

      Spartan-6系列具有低成本、省空间的封装形式,能使用户引脚密度最大化。所有Spartan-6 LX器件之间的引脚分配是兼容的,所有Spartan-6 LXT器件之间的引脚分配是兼容的,但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的。

           

    表格 1Spartan-6系列FPGA封装

    2. Spartan-6系列引脚分配及功能详述
      Spartan-6系列有自己的专用引脚,这些引脚是不能作为Select IO使用的,这些专用引脚包括:

    专用配置引脚,表格2所示,GTP高速串行收发器引脚,表格3所示

    表格 2Spartan-6 FPGA专用配置引脚

    表格 2Spartan-6 FPGA专用配置引脚

    注意:只有LX75, LX75T, LX100, LX100T, LX150, and LX150T器件才有VFS、VBATT、RFUSE引脚。

    表格 3Spartan-6器件GTP通道数目

    表格 3Spartan-6器件GTP通道数目

    注意:LX75T在FG(G)484 和 CS(G)484中封装4个GTP通道,而在FG(G)676中封装了8个GTP通道;LX100T在FG(G)484 和 CS(G)484中封装4个GTP通道,而在FG(G)676 和 FG(G)900中封装了8个GTP通道。

      如表4,每一种型号、每一种封装的器件的可用IO引脚数目不尽相同,例如对于LX4 TQG144器件,它总共有引脚144个,其中可作为单端IO引脚使用的IO个数为102个,这102个单端引脚可作为51对差分IO使用,另外的32个引脚为电源或特殊功能如配置引脚。

    表格 4Spartan6系列各型号封装可用的IO资源汇总

    表格 4Spartan6系列各型号封装可用的IO资源汇总

    表格 5引脚功能详述

    引脚名

    方向

    描述

    User I/O Pins

    IO_LXXY_#

    Input/

    Output

    IO表示这是一个具有输入输出功能的引脚,XX表示该引脚在其Bank内的惟一标识,Y表示是差分引脚的P还是N引脚

    Multi-Function Pins

    IO_LXXY_ZZZ_#

    Zzz代表该引脚除IO功能之外的其他功能,

    Dn

    Input/

    Output

    (during readback)

    在SelectMAP/BPI模式中,D0—D15是用于配置操作的数据引脚,在从SelectMAP的回读阶段,当RDWR_B为低电平时,Dn为输出引脚,在配置过程结束后,该引脚可作为通用IO口使用

    D0_DIN_MISO_MISO1

    Input

    在Bit-serial模式中,DIN是惟一的数据输入引脚;

    在SPI模式中,MISO是主输入从输出引脚;

    在SPI x2 or x4模式中,MISO1是SPI总线的第二根数据线;

    D1_MISO2,

    D2_MISO3

    Input

    在SelectMAP/BPI模式中,D1、D2是配置数据线的低2bit;在SPIx4 模式中,MISO2和MISO3是SPI总线的数据线的高2bit

    An

    Output

    在BPI模式中A0—A25是输出地址线,配置完成后,它们可作为普通IO使用

    AWAKE

    Output

    挂起模式中的状态输出引脚,如果没有使能挂起模式,该引脚可作为普通IO引脚

    MOSI_CSI_B_MISO0

    Input/

    Output

    在SPI配置模式中的主输出从输入引脚;

    在SelectMAP模式中,CSI_B是低有效的Flash片选信号;

    在SPI x2 or x4模式中,这是最低数据线

    FCS_B

    Output

    在BPI模式中,BPI flash的片选信号

    FOE_B

    Output

    在BPI模式中,BPI flash的输出使能

    FWE_B

    Output

    在BPI模式中,BPI flash写使能

    LDC

    Output

    在BPI模式中,在配置阶段LDC保持低电平

    HDC

    Output

    在BPI模式中,在配置阶段HDC保持低电平

    CSO_B

    Output

    在SelectMAP/BPI模式中,菊花链片选信号;

    在SPI模式中,是SPI Flash的片选信号;

    IRDY1/2,

    TRDY1/2

    Output

    使用PCI 的IP Core时,它们作为IRDY和TRDY信号

    DOUT_BUSY

    Output

    在SelectMAP模式中,BUSY表示设备状态;

    在Bit-serial模式中,DOUT输出数据给菊花链下游的设备

    RDWR_B_VREF

    Input

    在SelectMAP模式中,RDWR_B是低有效的写使能信号;配置完成后,可当做普通IO使用

    HSWAPEN

    Input

    当是低电平时,在配置之前将所有IO上拉

    INIT_B

    Bidirectional

    (open-drain)

    低电平表示配置存储器是空的;当被拉低时,配置将被延时;如果在配置过程中变低,表示在配置过程中出现了错误;当配置结束后,这个引脚表示POST_CRC错误;

    SCPn

    Input

    SCP0-SCP7是挂起控制引脚

    CMPMOSI,

    CMPMISO,

    CMPCLK

    N/A

    保留为将来使用,可用作普通IO

    M0, M1

    Input

    配置模式,M0=0表示并行配置模式,M0=1表示串行配置模式;M1=0表示主模式,M1=1表示从模式

    CCLK

    Input/

    Output

    配置时钟,主模式下是输出时钟,从模式下是输入时钟

    USERCCLK

    Input

    主模式下可选的的用户输入配置时钟

    GCLK

    Input

    全局时钟引脚,它们可当做普通IO使用

    VREF_#

    N/A

    参考门限时钟引脚,当不用时可作为普通IO使用

    Multi-Function Memory Controller Pins

    M#DQn

    Input/

    Output

    #Bank的存储控制器数据线

    M#LDQS

    Input/

    Output

    #Bank的存储控制器数据使能引脚

    M#LDQSN

    Input/

    Output

    #Bank的存储控制器数据使能引脚N

    M#UDQS

    Input/

    Output

    #Bank的存储控制器高位数据使能

    M#UDQSN

    Input/

    Output

    #Bank的存储控制器高位数据使能N

    M#An

    Output

    #Bank的存储控制器地址线A[0:14]

    M#BAn

    Output

    #Bank的存储控制器块地址线BA[0:2]

    M#LDM

    Output

    #Bank的存储控制器低数据屏蔽

    M#UDM

    Output

    #Bank的存储控制器高数据屏蔽

    M#CLK

    Output

    #Bank的存储控制器时钟

    M#CLKN

    Output

    #Bank的存储控制器时钟N

    M#CASN

    Output

    #Bank的存储控制器列地址使能

    M#RASN

    Output

    #Bank的存储控制器行地址使能

    M#ODT

    Output

    #Bank的存储控制器终端电阻控制

    M#WE

    Output

    #Bank的存储控制器写使能

    M#CKE

    Output

    #Bank的存储控制器时钟使能

    M#RESET

    Output

    #Bank的存储控制器复位

    Dedicated Pins

    DONE_2

    Input/

    Output

    带可选上拉电阻的双向信号,作为输出,它代表配置过程的完成;作为输入,拉低可用来延迟启动

    PROGRAM_B_2

    Input

    异步复位配置逻辑

    SUSPEND

    Input

    高电平使芯片进入挂起模式

    TCK

    Input

    JTAG边界扫描时钟

    TDI

    Input

    JTAG边界扫描数据输入

    TDO

    Output

    JTAG边界扫描数据输出

    TMS

    Input

    JTAG边界扫描模式

    Reserved Pins

    NC

    N/A

    未连接引脚

    CMPCS_B_2

    Input

    保留引脚,不连接或接VCCO_2

    Other Pins

    GND

    N/A

    VBATT

    N/A

    只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T芯片,解码关键存储器备用电源;若不使用关键存储器,则可将之连接VCCAUX、GND或者直接不连接

    VCCAUX

    N/A

    辅助电路的供电电源

    VCCINT

    N/A

    内部核逻辑资源

    VCCO_#

    N/A

    #Bank的输出驱动器供电电源

    VFS

    Input

    只存在于LX75, LX75T, LX100, LX100T, LX150,和LX150T芯片;解码器key EFUSE编程过程使用的供电电源,若不使用关键熔丝,则将该引脚连接到VCCAUX、GND或者直接不连接

    RFUSE

    Input

    只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T;用于编程的解码器key EFUSE电阻,如果不编程或者不使用key EFUSE,则将该引脚连接到VCCAUX、GND或者直接不连接

    3. Spartan-6系列GTP Transceiver引脚

    引脚名

    方向

    描述

    GTP Transceiver Pins

    MGTAVCC

    N/A

    收发器混合电路供电电源

    MGTAVTTTX,

    MGTAVTTRX

    N/A

    TX、RX电路供电电源

    MGTAVTTRCAL

    N/A

    电阻校准电路供电电源

    MGTAVCCPLL0

    MGTAVCCPLL1

    N/A

    PLL供电电源

    MGTREFCLK0/1P

    Input

    正极参考时钟

    MGTREFCLK0/1N

    Input

    负极参考时钟

    MGTRREF

    Input

    内部校准电路的精密参考电阻

    MGTRXP[0:1]

    Input

    收发器接收端正极

    MGTRXN[0:1]

    Input

    收发器接收端负极

    MGTTXP[0:1]

    Output

    收发器发送端正极

    MGTTXN[0:1]

    Output

    收发器发送端负极

    如表6所示,对LX25T,LX45T而言,只有一个GTP Transceiver通道,它的位置是X0Y0,所再Bank号为101;其他信号GTP Transceiver的解释类似。

    表格 6GTP Transceiver所在Bank编号

    表格 6GTP Transceiver所在Bank编号



    展开全文
  • 基于 Spartan6的开发板电路原理图,里面有LED 蜂鸣器 SDRAM 数码管 AD DA等电路,值得大家参考
  • xilinx spartan6管脚分配官网资料,写的非常全,大家也可以去官网下。
  • Xilinx Spartan 封装库

    2016-05-10 10:27:23
    Xilinx Spartan 封装库,含 Xilinx Spartan3 和Xilinx Spartan6
  • Xilinx Spartan-6封装库

    2017-12-06 15:46:37
    经检验,此 Xilinx Spartan-6 封装库完全可用,满足您进行EDA设计所需。
  • Xilinx SPARTAN -6 封装库

    热门讨论 2012-04-01 21:38:24
    Xilinx SPARTAN -6 封装库 altium designer
  • 实验指导书,xilinx_spartan6,可以作为入门的很好用的资源。
  • XC6SLX9总共有1430个Slice,并且有三类按功能依次精简的Slice,分别为SLICEM、SLICEL、SLICEX。我们来看一下SLICEM的功能框图。 可以看到,每个slice中有4个LUT,8个Flip-Flop register。 所以1430个slice,总共有...

    最近在玩一款FPGA开发板,但是在map后发现开发板的资源严重不足,所以有必要分析一下这款开发板的资源情况。

    先看一下ISE工具里的Map Report:
    在这里插入图片描述
    我使用的是XC6SLX9型号的FPGA
    在这里插入图片描述
    XC6SLX9总共有1430个Slice,并且有三类按功能依次精简的Slice,分别为SLICEM、SLICEL、SLICEX。我们来看一下SLICEM的功能框图。
    在这里插入图片描述
    可以看到,每个slice中有4个LUT,8个Flip-Flop register。
    所以1430个slice,总共有1430x4=5720个LUT,1430x8=11440个FF。
    map report里提到的number used as memory总共有1440个资源, 这是因为只有SLICEM中的4个LUT可以当作4个分布式内存使用,所以总共有360x4=1440个分布式内存。

    引用

    Spartan-6 FPGA Configurable Logic Block

    展开全文
  • xilinx spartan-6资料

    2010-04-22 22:55:55
    xilinx spartan-6资料 xioinx最新推出的低端芯片 增加了Dsp处理模块
  • 介绍了 Xilinx Spartan-6 FPGA XC6SLX45T-3CSG324 硬件开发资料
  • xilinx spartan6的pcie官方设计参考例程,有这方面项目的朋友可以参考一下
  • 用EDK和SDK实现以太网通信
  • 所有Spartan-6 LX器件之间的引脚分配是兼容的,所有Spartan-6 LXT器件之间的引脚分配是兼容的,但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的。 表格 1Spartan-6系列FPGA封装 2. ...

    1. Spartan-6系列封装概述

      Spartan-6系列具有低成本、省空间的封装形式,能使用户引脚密度最大化。所有Spartan-6 LX器件之间的引脚分配是兼容的,所有Spartan-6 LXT器件之间的引脚分配是兼容的,但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的。

           

     

    表格 1Spartan-6系列FPGA封装

    2. Spartan-6系列引脚分配及功能详述
      Spartan-6系列有自己的专用引脚,这些引脚是不能作为Select IO使用的,这些专用引脚包括:

    专用配置引脚,表格2所示,GTP高速串行收发器引脚,表格3所示

    表格 2Spartan-6 FPGA专用配置引脚

     

    表格 2Spartan-6 FPGA专用配置引脚

    注意:只有LX75, LX75T, LX100, LX100T, LX150, and LX150T器件才有VFS、VBATT、RFUSE引脚。

    表格 3Spartan-6器件GTP通道数目

     

    表格 3Spartan-6器件GTP通道数目

    注意:LX75T在FG(G)484 和 CS(G)484中封装4个GTP通道,而在FG(G)676中封装了8个GTP通道;LX100T在FG(G)484 和 CS(G)484中封装4个GTP通道,而在FG(G)676 和 FG(G)900中封装了8个GTP通道。

      如表4,每一种型号、每一种封装的器件的可用IO引脚数目不尽相同,例如对于LX4 TQG144器件,它总共有引脚144个,其中可作为单端IO引脚使用的IO个数为102个,这102个单端引脚可作为51对差分IO使用,另外的32个引脚为电源或特殊功能如配置引脚。

    表格 4Spartan6系列各型号封装可用的IO资源汇总

     

    表格 4Spartan6系列各型号封装可用的IO资源汇总

    表格 5引脚功能详述

    引脚名

    方向

    描述

    User I/O Pins

    IO_LXXY_#

    Input/

    Output

    IO表示这是一个具有输入输出功能的引脚,XX表示该引脚在其Bank内的惟一标识,Y表示是差分引脚的P还是N引脚

    Multi-Function Pins

    IO_LXXY_ZZZ_#

    Zzz代表该引脚除IO功能之外的其他功能,

    Dn

    Input/

    Output

    (during readback)

    在SelectMAP/BPI模式中,D0—D15是用于配置操作的数据引脚,在从SelectMAP的回读阶段,当RDWR_B为低电平时,Dn为输出引脚,在配置过程结束后,该引脚可作为通用IO口使用

    D0_DIN_MISO_MISO1

    Input

    在Bit-serial模式中,DIN是惟一的数据输入引脚;

    在SPI模式中,MISO是主输入从输出引脚;

    在SPI x2 or x4模式中,MISO1是SPI总线的第二根数据线;

    D1_MISO2,

    D2_MISO3

    Input

    在SelectMAP/BPI模式中,D1、D2是配置数据线的低2bit;在SPIx4 模式中,MISO2和MISO3是SPI总线的数据线的高2bit

    An

    Output

    在BPI模式中A0—A25是输出地址线,配置完成后,它们可作为普通IO使用

    AWAKE

    Output

    挂起模式中的状态输出引脚,如果没有使能挂起模式,该引脚可作为普通IO引脚

    MOSI_CSI_B_MISO0

    Input/

    Output

    在SPI配置模式中的主输出从输入引脚;

    在SelectMAP模式中,CSI_B是低有效的Flash片选信号;

    在SPI x2 or x4模式中,这是最低数据线

    FCS_B

    Output

    在BPI模式中,BPI flash的片选信号

    FOE_B

    Output

    在BPI模式中,BPI flash的输出使能

    FWE_B

    Output

    在BPI模式中,BPI flash写使能

    LDC

    Output

    在BPI模式中,在配置阶段LDC保持低电平

    HDC

    Output

    在BPI模式中,在配置阶段HDC保持低电平

    CSO_B

    Output

    在SelectMAP/BPI模式中,菊花链片选信号;

    在SPI模式中,是SPI Flash的片选信号;

    IRDY1/2,

    TRDY1/2

    Output

    使用PCI 的IP Core时,它们作为IRDY和TRDY信号

    DOUT_BUSY

    Output

    在SelectMAP模式中,BUSY表示设备状态;

    在Bit-serial模式中,DOUT输出数据给菊花链下游的设备

    RDWR_B_VREF

    Input

    在SelectMAP模式中,RDWR_B是低有效的写使能信号;配置完成后,可当做普通IO使用

    HSWAPEN

    Input

    当是低电平时,在配置之前将所有IO上拉

    INIT_B

    Bidirectional

    (open-drain)

    低电平表示配置存储器是空的;当被拉低时,配置将被延时;如果在配置过程中变低,表示在配置过程中出现了错误;当配置结束后,这个引脚表示POST_CRC错误;

    SCPn

    Input

    SCP0-SCP7是挂起控制引脚

    CMPMOSI,

    CMPMISO,

    CMPCLK

    N/A

    保留为将来使用,可用作普通IO

    M0, M1

    Input

    配置模式,M0=0表示并行配置模式,M0=1表示串行配置模式;M1=0表示主模式,M1=1表示从模式

    CCLK

    Input/

    Output

    配置时钟,主模式下是输出时钟,从模式下是输入时钟

    USERCCLK

    Input

    主模式下可选的的用户输入配置时钟

    GCLK

    Input

    全局时钟引脚,它们可当做普通IO使用

    VREF_#

    N/A

    参考门限时钟引脚,当不用时可作为普通IO使用

    Multi-Function Memory Controller Pins

    M#DQn

    Input/

    Output

    #Bank的存储控制器数据线

    M#LDQS

    Input/

    Output

    #Bank的存储控制器数据使能引脚

    M#LDQSN

    Input/

    Output

    #Bank的存储控制器数据使能引脚N

    M#UDQS

    Input/

    Output

    #Bank的存储控制器高位数据使能

    M#UDQSN

    Input/

    Output

    #Bank的存储控制器高位数据使能N

    M#An

    Output

    #Bank的存储控制器地址线A[0:14]

    M#BAn

    Output

    #Bank的存储控制器块地址线BA[0:2]

    M#LDM

    Output

    #Bank的存储控制器低数据屏蔽

    M#UDM

    Output

    #Bank的存储控制器高数据屏蔽

    M#CLK

    Output

    #Bank的存储控制器时钟

    M#CLKN

    Output

    #Bank的存储控制器时钟N

    M#CASN

    Output

    #Bank的存储控制器列地址使能

    M#RASN

    Output

    #Bank的存储控制器行地址使能

    M#ODT

    Output

    #Bank的存储控制器终端电阻控制

    M#WE

    Output

    #Bank的存储控制器写使能

    M#CKE

    Output

    #Bank的存储控制器时钟使能

    M#RESET

    Output

    #Bank的存储控制器复位

    Dedicated Pins

    DONE_2

    Input/

    Output

    带可选上拉电阻的双向信号,作为输出,它代表配置过程的完成;作为输入,拉低可用来延迟启动

    PROGRAM_B_2

    Input

    异步复位配置逻辑

    SUSPEND

    Input

    高电平使芯片进入挂起模式

    TCK

    Input

    JTAG边界扫描时钟

    TDI

    Input

    JTAG边界扫描数据输入

    TDO

    Output

    JTAG边界扫描数据输出

    TMS

    Input

    JTAG边界扫描模式

    Reserved Pins

    NC

    N/A

    未连接引脚

    CMPCS_B_2

    Input

    保留引脚,不连接或接VCCO_2

    Other Pins

    GND

    N/A

    VBATT

    N/A

    只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T芯片,解码关键存储器备用电源;若不使用关键存储器,则可将之连接VCCAUX、GND或者直接不连接

    VCCAUX

    N/A

    辅助电路的供电电源

    VCCINT

    N/A

    内部核逻辑资源

    VCCO_#

    N/A

    #Bank的输出驱动器供电电源

    VFS

    Input

    只存在于LX75, LX75T, LX100, LX100T, LX150,和LX150T芯片;解码器key EFUSE编程过程使用的供电电源,若不使用关键熔丝,则将该引脚连接到VCCAUX、GND或者直接不连接

    RFUSE

    Input

    只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T;用于编程的解码器key EFUSE电阻,如果不编程或者不使用key EFUSE,则将该引脚连接到VCCAUX、GND或者直接不连接

    3. Spartan-6系列GTP Transceiver引脚

    引脚名

    方向

    描述

    GTP Transceiver Pins

    MGTAVCC

    N/A

    收发器混合电路供电电源

    MGTAVTTTX,

    MGTAVTTRX

    N/A

    TX、RX电路供电电源

    MGTAVTTRCAL

    N/A

    电阻校准电路供电电源

    MGTAVCCPLL0

    MGTAVCCPLL1

    N/A

    PLL供电电源

    MGTREFCLK0/1P

    Input

    正极参考时钟

    MGTREFCLK0/1N

    Input

    负极参考时钟

    MGTRREF

    Input

    内部校准电路的精密参考电阻

    MGTRXP[0:1]

    Input

    收发器接收端正极

    MGTRXN[0:1]

    Input

    收发器接收端负极

    MGTTXP[0:1]

    Output

    收发器发送端正极

    MGTTXN[0:1]

    Output

    收发器发送端负极

    如表6所示,对LX25T,LX45T而言,只有一个GTP Transceiver通道,它的位置是X0Y0,所再Bank号为101;其他信号GTP Transceiver的解释类似。

     

    表格 6GTP Transceiver所在Bank编号

     

     

    表格 6 GTP Transceiver所在Bank编号

     

    转载于:https://www.cnblogs.com/AijunHe/p/7739720.html

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    千次阅读 2019-08-21 14:30:09
    声明:以下内容仅指Xilinx Spartan6系列,其他FPGA并不一定适用。 FPGA的设计中,时钟系统的设计极其重要,通常时钟信号会使用BUFG网络减少传输延迟,提高系统性能并增强系统的稳定性。 在实际使用中,经常会...

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    新浪海风博客http://blog.sina.com.cn/dingyunfeng

     

    声明:以下内容仅指Xilinx Spartan6系列,其他FPGA并不一定适用。

       

        FPGA的设计中,时钟系统的设计极其重要,通常时钟信号会使用BUFG网络减少传输延迟,提高系统性能并增强系统的稳定性。

     

        在实际使用中,经常会遇到需要将某个BUFG上的时钟信号通过FPGA的普通IO输出。如果直接从BUFG上连接到OBUF上,在编译器map的过程中就会出现错误,并提示规避错误的方法,就是在约束文件中加上一条约束,让编译器忽略时序约束的要求,直接通过普通逻辑资源连接。虽然这个约束能规避这个错误,但中间的时序将无法评估,因此可能会导致错误的发生。

     

        Xilinx Spartan6对于这种应用给出的解决方案是通过ODDR2来连接,每个IO都有ODDR2资源,这些资源可以连接到BUFG网络上。

     

        使用举例:

        ODDR2 #(
          .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"
          .INIT(1'b0),    // Sets initial state of the Q output to 1'b0 or 1'b1
          .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset
        ) ODDR2_inst (
          .Q(需要输出的时钟信号连线),   // 1-bit DDR output data
          .C0(BUFG上的时钟信号),   // 1-bit clock input
          .C1(BUFG上的时钟信号的180度反相信号),   // 1-bit clock input
          .CE(1'b1), // 1-bit clock enable input
          .D0(1'b1), // 1-bit data input (associated with C0)
          .D1(1'b0), // 1-bit data input (associated with C1)
          .R(1'b0),   // 1-bit reset input
          .S(1'b0)    // 1-bit set input
        );

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