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  • L like you实用·技巧(火神软件每周都会更新)◆◆ ◆华为手机大部分手机都采用的是安卓系统,可能大家平时除了刷机就觉得没什么可玩儿的了,其实有很多指令可能大家都不知道,也就是我们平时所讲的工程模式,可以对...

    L like you实用·技巧(火神软件每周都会更新)

    ◆◆  ◆

    华为手机大部分手机都采用的是安卓系统,可能大家平时除了刷机就觉得没什么可玩儿的了,其实有很多指令可能大家都不知道,也就是我们平时所讲的工程模式,可以对手机的整机进行测试,还能设置一部分功能,非常实用的东西,有兴趣的华为手机机友可以往下看看:

    第一种指令:拔号盘输入*#*#6130#*#*,如下图:

    142938222_2_20180901111038223

    这个相当于安卓2.3时代*#*#4636#*#*指令。可查看当前网络信号、电池信息,设置网络类型,还可以查询手机上各应用的使用情况。其中点击“手机信息”后sim卡在哪个卡槽就选“账户1/2”,想要信号固定在3G的选网络类型为“WCDMA preferred”。

    第二种指令:拔号盘输入*#*#14789632#*#*,如下图:

    142938222_3_20180901111038270

    很重要的一条指令。尤其是其中的“单板基本信息的查询”-“器件型号查询”,你的畅玩由哪些配件堆砌而成一目了然。小伙伴们可以以此比较各个批次是否有什么差别,还可以鉴别手机是不是原厂机器。

    第三种指令:拔号盘输入*#*#1673495#*#*,如下图:

    142938222_4_20180901111038348

    包括LOG、USB端口设置及电池基本参数检测,以及SD卡升级,自己揣摩一下,不懂的可别乱点哦!

    第四种指令:拔号盘输入*#*#121314#*#*,如下图;

    142938222_5_20180901111038411

    这个是手机功能测试。也就是对畅玩的一次全身体检,几乎所有部件的单项测试都包含在内,并且能够保存结果到SD卡。觉得硬件哪块可能有问题的同学可以调用来试试。

    142938222_6_20180901111038551

    大家看了以上几种进入工程模式的指令后,是不是觉得很强大。注意在官方原厂固件上测试有效,不保证在第三方ROM上是否能进入,由于华为手机型号众多,可能部分机型不适用于部分指令,请以实际操作为准。

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    ——火神软件——

    每天为你更新各种好玩的手机小技巧

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  • 华为手机大部分手机都采用的是安卓系统,可能大家平时除了刷机就觉得没什么可玩儿的了,其实有很多指令可能大家都不知道,也就是我们平时所讲的工程模式,可以对手机的整机进行测试,还能设置一部分功能,非常实用的...

    华为手机大部分手机都采用的是安卓系统,可能大家平时除了刷机就觉得没什么可玩儿的了,其实有很多指令可能大家都不知道,也就是我们平时所讲的工程模式,可以对手机的整机进行测试,还能设置一部分功能,非常实用的东西,有兴趣的华为手机机友可以往下看看:

    第一种指令:拔号盘输入*#*#6130#*#*:

    这个相当于安卓2.3时代*#*#4636#*#*指令。可查看当前网络信号、电池信息,设置网络类型,还可以查询手机上各应用的使用情况。其中点击“手机信息”后sim卡在哪个卡槽就选“账户1/2”,想要信号固定在3G的选网络类型为“WCDMA preferred”。

    第二种指令:拔号盘输入*#*#14789632#*#*:

    很重要的一条指令。尤其是其中的“单板基本信息的查询”-“器件型号查询”,你的畅玩由哪些配件堆砌而成一目了然。小伙伴们可以以此比较各个批次是否有什么差别,还可以鉴别手机是不是原厂机器。

    第三种指令:拔号盘输入*#*#1673495#*#*:

    包括LOG、USB端口设置及电池基本参数检测,以及SD卡升级,自己揣摩一下,不懂的可别乱点哦!

    第四种指令:拔号盘输入*#*#121314#*#*;

    这个是手机功能测试。也就是对畅玩的一次全身体检,几乎所有部件的单项测试都包含在内,并且能够保存结果到SD卡。觉得硬件哪块可能有问题的同学可以调用来试试。

    大家看了以上几种进入工程模式的指令后,是不是觉得很强大。注意在官方原厂固件上测试有效,不保证在第三方ROM上是否能进入,由于华为手机型号众多,可能部分机型不适用于部分指令,请以实际操作为准。

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  • 1. 写代码 题目描述:给定一个5乘5的矩阵,每一行按照从小到大排列,输入一个整数在矩阵中查找,并返回其位置。 ju = [[1,10,15,4,7],[8,5,2,19,12],[6,9,16,3,22],[13,14,10,17,24],[21,18,23,30,26]] test = 12 i ...

    1. 写代码

    题目描述:给定一个5乘5的矩阵,每一行按照从小到大排列,输入一个整数在矩阵中查找,并返回其位置。

    ju = [[1,10,15,4,7],[8,5,2,19,12],[6,9,16,3,22],[13,14,10,17,24],[21,18,23,30,26]]
    test = 12
    i = 0
    for row in ju:
        #print(row)
        i += 1
        row.sort()
        if test in row:
            print('所在行为:', i)
            print('所在列为:',row.index(test) + 1)
    
        print(row)
    

    2. 交流

    2.1 说说项目中用到的u-net网络结构、卷积神经网络的结构

    • U-net网络是一个基于CNN的图像分割网络,主要用于医学图像分割上,网络最初提出时是用于细胞壁的分割,之后在肺结节检测以及眼底视网膜上的血管提取等方面都有着出色的表现。U-Net 详解(点击这里)
    • CNN卷积网络,在浅层的卷积得到的是图像的简单特征,深层的卷积得到的是反映该图像的复杂特征。卷积层进行特征提取,卷积神经网络池化层的作用(当时没打出来):对输入的特征图进行压缩,一方面使特征图变小,简化网络计算复杂度;一方面进行特征压缩,提取主要特征。

    2.2 其他项目中你的分工

    缺陷的三维可视化中设计到什么算法?

    2.3 你了解其他的网络吗

    后续补充一些网络,需要平时积累。

    2.4 关于机器学习你了解多少,朴素贝叶斯

    朴素贝叶斯(点击这里)

    2.5研究生期间上过啥数学课

    楼主硕士期间没有选数学课比较吃亏

    3.有什么要问我的吗

    如果我有幸能来实习,有什么还需要加强学习的吗?
    如果要从事CV的话,要学习一下深度学习网络的原理、信息论、统计学习相关的知识,不能只会简单调参,调库

    展开全文
  • 1 目的本规范的目的是提高书写代码的可读性 可修改性 可重用性 优化代码综合和仿真的结 果 指导设计工程师使用VerilogHDL规范代码和优化电路 规范化公司的ASIC设计输入从而做到逻辑功能正确可快速仿真综合结果最优( ...

    本次分享华为公司的《大规模逻辑设计指导书》中的内容。

    1 目的

    本规范的目的是提高书写代码的可读性 可修改性 可重用性 优化代码综合和仿真的结 果 指导设计工程师使用VerilogHDL规范代码和优化电路 规范化公司的ASIC设计输入从而做到
    1. 逻辑功能正确
    2. 可快速仿真
    3. 综合结果最优( 如果是hardware model)
    4. 可读性较好

    2 范围

    本规范涉及Verilog HDL编码风格 编码中应注意的问题 Testbench的编码等本规范适用于Verilog model的任何一级 RTL ehavioral, gate_level) 也适用于出于仿真综合或二者结合的目的而设计的模块.

    3 定义

    • Verilog HDL :Verilog 硬件描述语言
    • FSM :有限状态机
    • 伪路径:静态时序分析 STA 认为是时序失败 而设计者认为是正确的路径。

    4 引用标准和参考资料

    下列标准包含的条文 通过在本标准中引用而构成本标准的条文 在标准出版时 所示版本均为有效 所有标准都会被修订 使用本标准的各方应探讨 使用下列标准最新版本的可能性。

    5规范内容

    5.1 Verilog 编码风格

    本章节中提到的Verilog编码规则和建议适应于 Verilog model的任何一级 RTL behavioral,gate_level) 也适用于出于仿真 综合或二者结合的目的而设计的模块

    5.1.1

    选择有意义的信号和变量名 对设计是十分重要的 命名包含信号或变量诸如出处 有效状态等基本含义 下面给出一些命名的规则
    • 用有意义而有效的名字 有效的命名有时并不是要求将功能描述出来 如:
    For( I = 0; I < 1024; I = I + 1)Mem[I] <= #1 32’b0;For 语句中的循环指针I 就没必要用loop_index作为指针名
    • 用连贯的缩写

       长的名字对书写和记忆会带来不便 甚至带来错误 采用缩写时应注意同一信号在模块中的一致性 缩写的例子如下Addr :addressPntr :pointerClk :clockRst :reset
    • 用最右边的字符下划线表示低电平有效 高电平有效的信号不得以下划线表示 短暂 的引擎信号建议采用高有效

       如 Rst_ Trdy, Irdy Idsel.
    • 大小写原则

       名字一般首字符大写 其余小写 但parameter, integer 定义的数值名可全部用大写两个词之间要用下划线连接。如 Packetaddr, Datain, Memwr Memce_
    • 全局信号名字中应包含信号来源的一些信息 如 D_addr[7:2] 这里的 D 指明了地址是解码模块(Decoder module)中的地址
    • 同一信号在不同层次应保持一致性

    • 自己定义的常数 类型等用大写标识

       如 parameter CYCLE=100
    • 避免使用保留字

       如 in out x z等不能够做为变量 端口或模块名
    • 添加有意义的后缀 使信号名更加明确 常用的后缀如下:d081929ed8d94756915261bdbb294f66.png

    5.1.2 Modules

    • 顶层模块应只是内部模块间的互连

       Verilog设计一般都是层次型的设计 也就是在设计中会出现一个或多个模块 模块间的调用在所难免 可把设计比喻成树 被调用的模块就是树叶 没被调用的模块就是树根 那么在这个树根模块中 除了内部的互连和模块的调用外 尽量避免再做逻辑 如不能再出现对reg变量赋值等 这样做的目的是为了更有效的综合 因为在顶层模块中出现中间逻辑 Synopsys 的design compiler 就不能把子模块中的逻辑综合到最优。
    • 每一个模块应在开始处注明文件名 功能描述 引用模块 设计者 设计时间及版权信息等,如:

    Filename﹕ RX_MUX.vAuthorDescriptionCalledbyTopmodule RevisionHistory99-08-01Revision1.0Email﹕ M@sz.huawei.com.cnCompanyHuaweiTechnology.IncCopyright(c) 1999, HuaweiTechnologyInc, All right reserved
    • 不要对Inpu t进行驱动, 在module 内不要存在没有驱动的信号 更不能在模块端口中出现没有驱动的输出信号,避免在仿真或综合时产生warning 干扰错误定位。

    • 每行应限制在80个字符以内 以保持代码的清晰 美观和层次感 一条语句占用一行 如果较长 超出80个字符 则要换行

    • 电路中调用的 module名 用 Uxx 标 示 向量大小表 示要清晰 采用基于名字(namebased )的调用而非基于顺序的(orderbased),如:

    InstanceUInstance2(.DataOut(DOUT ),.DataIn(DIN ),.Cs_(Cs_));
    • 用一个时钟的上沿或下沿采样信号, 不能一会儿用上沿 ,一会儿用下沿 ,如果既要用上沿又要用下沿 ,则应分成两个模块设计。建议在顶层模块中对Clock做一非门,在层次模块中如果要用时钟下沿就可以用非门产生的Posedge Clk_, 这样的好处是在整个设计中采用同一种时钟沿触发, 有利于综合。基于时钟的综合策略

    • 在模块中增加注释

       对信号 参量 引脚 模块 函数及进程等加以说明 便于阅读与维护
    • Module 名要用大写标示 且应与文件名保持一致, 如

    Module DFF_ASYNC_RST(Reset,Clk,Data,Qout);
    • 严格芯片级模块的划分

       只有顶层包括IO引脚(pads) 中间层是时钟产生模块 JTAG 芯片的内核(CORE)这样便于对每个模块加以约束仿真 对时钟也可以仔细仿真
    • 模块输出寄存器化

       对所有模块的输出加以寄存 如图1 使得输出的驱动强度和输入的延迟可以预测 从而使得模块的综合过程更简单
    • 输出驱动的强度都等于平均的触发器驱动强度

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    • 将关键路径逻辑和非关键路径逻辑放在不同模块

    保证DC可以对关键路径模块实现速度优化 而对非关键路径模块实施面积优化 ,在同一模块DC无法实现不同的综合策略。
    • 将相关的组合逻辑放在同一模块 有助于DC对其进行优化 因为DC通常不能越过模块的边界来优化逻辑。
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