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  • TTL逻辑测试仪电路图

    2020-07-27 16:39:40
    本文给大家分享了一个TTL逻辑测试仪电路图。
  • ttl电平是什么意思

    2021-07-25 07:08:19
    这样的数据通信及电平规定方式,被称做TTL(晶体管-晶体管逻辑电平)信号系统。这是计算机处理器控制的设备内部各部分之间通信的标准技术。TTL电平信号对于计算机处理器控制的设备内部的数据传输是很理想的,首先...

    描述

    TTL电平信号规定,+5V等价于逻辑“1”,0V等价于逻辑“0”(采用二进制来表示数据时)。这样的数据通信及电平规定方式,被称做TTL(晶体管-晶体管逻辑电平)信号系统。这是计算机处理器控制的设备内部各部分之间通信的标准技术。

    TTL电平信号对于计算机处理器控制的设备内部的数据传输是很理想的,首先计算机处理器控制的设备内部的数据传输对于电源的要求不高以及热损耗也较低,另外TTL电平信号直接与集成电路连接而不需要价格昂贵的线路驱动器以及接收器电路;再者,计算机处理器控制的设备内部的数据传输是在高速下进行的,而TTL接口的操作恰能满足这个要求。TTL型通信大多数情况下,是采用并行数据传输方式,而并行数据传输对于超过10英尺的距离就不适合了。这是由于可靠性和成本两面的原因。因为在并行接口中存在着偏相和不对称的问题,这些问题对可靠性均有影响。

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    数字电路中,由TTL电子元器件组成电路使用的电平。电平是个电压范围,规定输出高电平》2.4V,输出低电平《0.4V。在室温下,一般输出高电平是3.5V,输出低电平是0.2V。最小输入高电平和低电平:输入高电平》=2.0V,输入低电平《=0.8V,噪声容限是0.4V。

    TTL电平,TTL的电源工作电压是5V,所以TTL的电平是根据电源电压5V来定的。CMOS电平,CMOS的电源工作电压是3V - 18V,CMOS的电源工作电压范围宽,如果你的CMOS的电源工作电压是12V,那么这个CMOS的输入输出电平电压要适合12V的输入输出要求。即CMOS的电平,要看你用的电源工作电压是多少,3v - 18V,都在CMOS的电源工作电压范围内,具体数值,看你加在CMOS芯片上的电源工作电压是多少。

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  • TTL与CMOS逻辑电平匹配

    千次阅读 2018-03-27 11:24:22
    可以看到,5V TTL 和3.3V TTL逻辑电平是相同的,而5V CMOS逻辑电平与前两者是不同的。这在连接3.3V 系统到5V系统时是必须考虑的。1,TTL电平: 输出高电平>2.4V,输出低电平<0.4V。在室...
    连接3.3V 设备到5V 设备需要考虑到驱动器和接收器的逻辑电平是否匹配。.描述了用于5V CMOS,5V TTL 和3.3V TTL 的逻辑电平标准。可以看到,5V TTL 和3.3V TTL的逻辑电平是相同的,而5V CMOS逻辑电平与前两者是不同的。这在连接3.3V 系统到5V系统时是必须考虑的。
    

    1,TTL电平:  
            输出高电平>2.4V,输出低电平<0.4V。在室温下,一般输出高电平是3.5V,输出低电平是0.2V。最小输入高电平和低电平:输入高电平>=2.0V,输入低电平<=0.8V,噪声容限是0.4V。  max(2.4-2,0.8-0.4)

    CMOS电平: 

    1逻辑电平电压接近于电源电压,0逻辑电平接近于0V。而且具有很宽的噪声容限。

    4,OC门,即集电极开路门电路,OD门,即漏极开路门电路,必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载,所以又叫做驱动门电路。 

    5,TTL和COMS电路比较:  
            1)TTL电路是电流控制器件,而coms电路是电压控制器件。  
            2)TTL电路的速度快,传输延迟时间短(5-10ns),但是功耗大。COMS电路的速度慢,传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关,频率越高,芯片集越热,这是正常现象。  
          

    1:输入高电平(Vih): 保证逻辑门的输入为高电平时所允许的最小输入高电平,当输入电平高于Vih时,则认为输入电平为高电平。  
            2:输入低电平(Vil):保证逻辑门的输入为低电平时所允许的最大输入低电平,当输入电平低于Vil时,则认为输入电平为低电平。  
            3:输出高电平(Voh):保证逻辑门的输出为高电平时的输出电平的最小值,逻辑门的输出为高电平时的电平值都必须大于此Voh。  
            4:输出低电平(Vol):保证逻辑门的输出为低电平时的输出电平的最大值,逻辑门的输出为低电平时的电平值都必须小于此Vol。  
            5:阀值电平(Vt):数字电路芯片都存在一个阈值电平,就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值,对于CMOS电路的阈值电平,基本上是二分之一的电源电压值,但要保证稳定的输出,则必须要求输入高电平> Vih,输入低电平 
    对于一般的逻辑电平,以上参数的关系如下: Voh > Vih > Vt > Vil > Vol。 


    另外5V CMOS器件的逻辑电平参数与供电电压有一定关系,一般情况下,Voh≥Vcc-0.2V,Vih≥0.7Vcc;Vol≤0.1V,Vil≤0.3Vcc;噪声容限较TTL电平高。


    (1) 5V TTL 装置驱动3.3V TTL 装置。5V TTL 和3.3V TTL的逻辑电平是相同的。因为5V容忍度的装置可以经受住6.5V 的直流输入,所以5V TTL 连接3.3V且容忍度为5V的装置时,可以不需要额外的元器件。TI 的CBT(crossbar technology)开关可以用来从5V TTL向3.3V 且容忍度不为5V 的装置传送信号。该开关通过使用一个外部的产生0.7V压降的二极管和CBT(门极到源极的压降为1V),从而产生3 .3V 的电平。


    (2) 3V TTL 装置(LVC)驱动5V TTL 装置。两者逻辑电平是相同的,连接可以不需要外部电路或装置。


    (3) 5V CMOS 装置驱动3.3V TTL 装置。两个不同的逻辑电平连接在一起,进一步分析5VCMOS 装置的VOH 和VOL与3.3V LVC 装置的VIH 和VIL 电平,虽然存在不一致的地方,但有5V 容忍度的3.3V 装置可以在5V CMOS电平输入下工作。使用5V 容忍度的LVC 装置,5V CMOS 驱动3.3V LVC 是可能的。

    (4) 3.3V TTL 装置驱动5V CMOS 装置。3.3V LVC 的VOH 是2.4V(输出电平可达3.3V),而5V CMOS
    装置的最小VIH 要求是3.5V。因此,用3.3V LVC 或其他3.3V 标准的装置驱动5V CM
    OS装置是不可能的。解决该问题就需要用到专用芯片,如TI的SN74ALVC164245 和SN74LVC4245 等。这些芯片一边采用3.3V电平供电,另一边采用5V 电平供电,可以使3.3V 逻辑部分驱动5V CMOS 装置



    逻辑器件的使用指南 
            1:多余不用输入管脚的处理 
            在多数情况下,集成电路芯片的管脚不会全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管脚,但实际上通常不会全部使用,这样就会存在悬空端子。所有数字逻辑器件的无用端子必须连接到一个高电平或低电平,以防止电流漂移(具有总线保持功能的器件无需处理不用输入管脚)。究竟上拉还是下拉由实际器件在何种方式下功耗最低确定。 244、16244经测试在接高电平时静态功耗较小,而接地时静态功耗较大,故建议其无用端子处理以通过电阻接电源为好,电阻值推荐为1~10K。 
            2:选择板内驱动器件的驱动能力,速度,不能盲目追求大驱动能力和高速的器件,应该选择能够满足设计要求,同时有一定的余量的器件,这样可以减少信号过冲,改善信号质量。并且在设计时必须考虑信号匹配。 
            3:在对驱动能力和速度要求较高的场合,如高速总线型信号线,可使用ABT、LVT系列。板间接口选择ABT16244/245或LVTH16244 /245,并在母板两端匹配,在不影响速度的条件下与母板接口尽量串阻,以抑制过冲、保护器件,典型电阻值为10- 200Ω左右,另外,也可以使用并接二级管来进行处理,效果也不错,如1N4148等(抗冲击较好)。 
            4:在总线达到产生传输线效应的长度后,应考虑对传输线进行匹配,一般采用的方式有始端匹配、终端匹配等。 
            始端匹配是在芯片的输出端串接电阻,目的是防止信号畸变和地弹反射,特别当总线要透过接插件时,尤其须做始端匹配。内部带串联阻尼电阻的器件相当于始端匹配,由于其阻值固定,无法根据实际情况进行调整,在多数场合对于改善信号质量收效不大,故此不建议推荐使用。始端匹配推荐电阻值为10~51 Ω,在实际使用中可根据IBIS模型模拟仿真确定其具体值。 
    由于终端匹配网络加重了总线负载,所以不应该因为匹配而使Buffer的实际驱动电流大于驱动器件所能提供的最大Source、Sink电流值。 
    应选择正确的终端匹配网络,使总线即使在没有任何驱动源时,其线电压仍能保持在稳定的高电平。 
            5:要注意高速驱动器件的电源滤波。如ABT、LVT系列芯片在布线时,建议在芯片的四组电源引脚附近分别接0.1 μ或0.01 μ电容。 
            6:可编程器件任何电源引脚、地线引脚均不能悬空;在每个可编程器件的电源和地间要并接0.1uF的去耦电容,去耦电容尽量靠近电源引脚,并与地形成尽可能小的环路。 
            7:收发总线需有上拉电阻或上下拉电阻,保证总线浮空时能处于一个有效电平,以减小功耗和干扰。 
            8:373/374/273等器件为工作可靠,锁存时钟输入建议串入10-200欧电阻。 
            9:时钟、复位等引脚输入往往要求较高电平,必要时可上拉电阻。 
            10:注意不同系列器件是否有带电插拔功能及应用设计中的注意事项,在设计带电插拔电路时请参考公司的《单板带电插拔设计规范》。 
            11:注意电平接口的兼容性。 选用器件时要注意电平信号类型,对于有不同逻辑电平互连的情况,请遵守本规范的相应的章节的具体要求。 
            12: 在器件工作过程中,为保证器件安全运行,器件引脚上的电压及电流应严格控制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范围。 
            13:逻辑器件的输入信号不要超过它所能允许的电压输入范围,不然可能会导致芯片性能下降甚至损坏逻辑器件。 
            14:对开关量输入应串电阻,以避免过压损坏。 
            15:对于带有缓冲器的器件不要用于线性电路,如放大器。 

    TTL、CMOS器件的互连 
    器件的互连总则 
            在公司产品的某些单板上,有时需要在某些逻辑电平的器件之间进行互连。在不同逻辑电平器件之间进行互连时主要考虑以下几点: 
            1:电平关系,必须保证在各自的电平范围内工作,否则,不能满足正常逻辑功能,严重时会烧毁芯片。 
            2:驱动能力,必须根据器件的特性参数仔细考虑,计算和试验,否则很可能造成隐患,在电源波动,受到干扰时系统就会崩溃。 
            3:时延特性,在高速信号进行逻辑电平转换时,会带来较大的延时,设计时一定要充分考虑其容限。 
            4:选用电平转换逻辑芯片时应慎重考虑,反复对比。通常逻辑电平转换芯片为通用转换芯片,可靠性高,设计方便,简化了电路,但对于具体的设计电路一定要考虑以上三种情况,合理选用。 
            对于数字电路来说,各种器件所需的输入电流、输出驱动电流不同,为了驱动大电流器件、远距离传输、同时驱动多个器件,都需要审查电流驱动能力:输出电流应大于负载所需输入电流;另一方面,TTL、CMOS、ECL等输入、输出电平标准不一致,同时采用上述多种器件时应考虑电平之间的转换问题。 
            我们在电路设计中经常遇到不同的逻辑电平之间的互连,不同的互连方法对电路造成以下影响: 
            ·对逻辑电平的影响。应保证合格的噪声容限(Vohmin-Vihmin≥0.4V,Vilmax-Volmax ≥0.4V),并且输出电压不超过输入电压允许范围。 
            ·对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。 
            ·对电压过冲的影响。过冲不应超出器件允许电压绝对最大值,否则有可能导致器件损坏。 

            TTL和CMOS的逻辑电平关系如上述图所示: 图2-1:TTL和CMOS的逻辑电平图;图2-2:低电压逻辑电平标准 

            3.3V 的逻辑电平标准如前面所述有三种,实际的3.3V TTL/CMOS逻辑器件的输入电平参数一般都使用LVTTL或3.3V逻辑电平标准(一般很少使用LVCMOS输入电平),输出电平参数在小电流负载时高低电平可分别接近电源电压和地电平(类似LVCMOS输出电平),在大电流负载时输出电平参数则接近LVTTL电平参数,所以输出电平参数也可归入 3.3V逻辑电平,另外,一些公司的手册中将其归纳如LVTTL的输出逻辑电平,也可以。 
            在下面讨论逻辑电平的互连时,对3.3V TTL/CMOS的逻辑电平,我们就指的是3.3V逻辑电平或LVTTL逻辑电平。 
            常用的TTL和CMOS逻辑电平分类有:5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5V Tol.、和OC/OD门。 
            其中: 
            3.3V/5V Tol.是指输入是3.3V逻辑电平,但可以忍受5V电压的信号输入。 
            3.3V TTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平,否则会出问题。 
            注意某些5V的CMOS逻辑器件,它也可以工作于3.3V的电压,但它与真正的3.3V器件(是LVTTL逻辑电平)不同,比如其VIH是2.31V(=0.7×3.3V,工作于3.3V)(其实是LVCMOS逻辑输入电平),而不是2.0V,因而与真正的3.3V器件互连时工作不太可靠,使用时要特别注意,在设计时最好不要采用这类工作方式。 
            值得注意的是有些器件有单独的输入或输出电压管脚,此管脚接3.3V的电压时,器件的输入或输出逻辑电平为3.3V的逻辑电平信号,而当它接5V电压时,输入或输出的逻辑电平为5V的逻辑电平信号,此时应该按该管脚上接的电压的值来确定输入和输出的逻辑电平属于哪种分类。
            对于可编程器件(EPLD和FPGA)的互连也要根据器件本身的特点并参考上述内容进行处理。 
    以上5种逻辑电平类型之间的驱动关系如下表: 
    输出支驱动输入

            上表中打钩(√)的表示逻辑电平直接互连没有问题,打星号(?/FONT>)的表示要做特别处理。 
            对于打星号(?/FONT>)的逻辑电平的互连情况,具体见后面说明。 
            一般对于高逻辑电平驱动低逻辑电平的情况如简单处理估计可以通过串接10-1K欧的电阻来实现,具体阻值可以通过试验确定,如为可靠起见,可参考后面推荐的接法。 
            从上表可看出OC/OD输出加上拉电阻可以驱动所有逻辑电平,5V TTL和3.3V /5V Tol.可以被所有逻辑电平驱动。所以如果您的可编程逻辑器件有富裕的管脚,优先使用其OC/OD输出加上拉电阻实现逻辑电平转换;其次才用以下专门的逻辑器件转换。  
            TI的AHCT系列器件为5V TTL输入、5V CMOS输出。 
            TI的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3V TTL(LVTTL)输出,也可以用双轨器件替代。 
            注意:不是所有的LVC/LVT系列器件都能够运行5V TTL/CMOS输入,一般只有带后缀A的和LVCH/LVTH系列的可以,具体可以参考其器件手册。 
    5V TTL门作驱动源 :
            ·驱动3.3V TTL/CMOS 
            通过LVC/LVT系列器件(为TTL/CMOS逻辑电平输入,LVTTL逻辑电平输出)进行转换。 
            ·驱动5V CMOS 
            可以使用上拉5V电阻的方式解决,或者使用AHCT系列器件(为5V TTL输入、5V CMOS输出)进行转换。 
    3.3V TTL/CMOS门作驱动源 :
            ·驱动5V CMOS 
            使用AHCT系列器件(为5V TTL输入、5V CMOS输出)进行转换(3.3V TTL电平(LVTTL)与5V TTL电平可以互连)。 
    5V CMOS门作驱动源 :
            ·驱动3.3V TTL/CMOS 
            通过LVC/LVT器件(输入是TTL/CMOS逻辑电平,输出是LVTTL逻辑电平)进行转换。 
    2.5V CMOS逻辑电平的互连 
            随着芯片技术的发展,未来使用2.5V电压的芯片和逻辑器件也会越来越多,这里简单谈一下2.5V逻辑电平与其他电平的互连,主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。(注意:对于某些芯片,由于采用了优化设计,它的2.5V管脚的逻辑电平可以和3.3V的逻辑电平互连,此时就不需要再进行逻辑电平的转换了。) 
            1:3.3V TTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平 
            2.5V 的逻辑器件有LV、LVC、AVC、ALVT、ALVC等系列,其中前面四种系列器件工作在2.5V时可以容忍3.3V的电平信号输入,而ALVC不行,所以可以使用LV、LVC、AVC、ALVT系列器件来进行3.3V TTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。 
            2:2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平 
            2.5V CMOS逻辑电平的VOH为2.0V,而3.3V TTL/CMOS的逻辑电平的VIH也为2.0V,所以直接互连的话可能会出问题(除非3.3V的芯片本身的VIH参数明确降低了)。此时可以使用双轨器件SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换,另外,使用OC/OD们加上拉电阻应该也是可以的。

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  • 逻辑电平TTL/CMOS/LVDS/LVPECL/CML)

    千次阅读 2020-02-02 13:05:01
    逻辑电平介绍 TTL------晶体管-晶体管逻辑门(Transistor-Transistor Logic gate) TTL采用5V电源

    低速逻辑电平

    TTL/CMOS/LVTTL/LVCMOS逻辑电平介绍

    传统单板设计中,TTL和CMOS逻辑电平被广泛应用,是数字电路设计中最常见的两种逻辑电平,LVTTL和LVCMOS是它们的低电平版本。

    TTL----------(Transistor-Transistor Logic gate),晶体管-晶体管逻辑门
    由于晶体管是流控器件,且输入电阻较小,因此TTL电平速度快,但功耗较大;

    CMOS------(Complementary Metal Oxide Semiconductor),翻译过来是互补金属氧化物半导体 ,也就是MOS管逻辑。
    由于MOS管是压控器件,且输入电阻极大,因此CMOS电平的器件速度较慢,但功耗较小,同时由于CMOS器件输入阻抗很大,外界微小的干扰就可能引起电平的翻转,因此CMOS器件上使用的输入引脚应做上下拉处理,不能浮空。

    现实中的信号是连续的模拟信号,而数字信号只有“1”和“0”两种逻辑状态,需使用阈值来定义来定义信号的逻辑状态。
    逻辑电平阈值如下图:
    在这里插入图片描述
    (注意:上图只是一个示意图,对于不同型号的逻辑器件,即使使用同种逻辑电平,阈值也不一定相同,设计中应查阅器件资料以获取各项阈值参数。)

    对每种逻辑都定义了四个阈值,即 V O H V_{OH} VOH, V O L V_{OL} VOL, V I H V_{IH} VIH, V I L V_{IL} VIL.
    当器件输出高电平时,电平的幅值应高于 V O H V_{OH} VOH,即 V O H V_{OH} VOH为输出高电平的最小值;
    当器件输出低电平时,电平的幅值应低于 V O L V_{OL} VOL,即 V O L V_{OL} VOL,为输出低电平的最大值;
    当器件输入高电平时,电平的幅值应高于 V I H V_{IH} VIH,即 V I H V_{IH} VIH为输入高电平的最小值;
    当器件输入低电平时,电平的幅值应低于 V I L V_{IL} VIL,即 V I L V_{IL} VIL为输入低电平的最大值;

    阀值电平(Vt):数字电路芯片都存在一个阈值电平,就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值,对于CMOS电路的阈值电平,基本上是二分之一的电源电压值,但要保证稳定的输 出,则必须要求输入高电平> Vih,输入低电平
    对于一般的逻辑电平,以上参数的关系如下:Voh > Vih > Vt > Vil > Vol

    TTL和COMS电路比较:
    1)TTL电路是电流控制器件,而CMOS电路是电压控制器件。

    2)TTL电路的速度快,传输延迟时间短(5-10ns),但是功耗大。COMS电路的速度慢,传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关,频率越高,芯片集越热,这是正常现象。

    COMS电路的使用注意事项:

    1. COMS电路时电压控制器件,它的输入总抗很大,对干扰信号的捕捉能力很强。所以,不用的管脚不要悬空,要接上拉电阻或者下拉电阻,给它一个恒定的电平。
    2. 输入端接低内阻的信号源时,要在输入端和信号源之间要串联限流电阻,使输入的电流限制在1mA之内。
    3. 当接长信号传输线时,在COMS电路端接匹配电阻。
    4. 当输入端接大电容时,应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。
    5. COMS的输入电流超过1mA,就有可能烧坏COMS。

    TTL门电路中输入端负载特性(输入端带电阻特殊情况的处理):
    1)悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。
    2)在门电路输入端串联10K电阻后再输入低电平,输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载特性可知,只有在输入端接的串联电阻小于910欧 时,它输入来的低电平信号才能被门电路识别出来,串联电阻再大的话输入端就一直呈现高电平。这个一定要注意。COMS门电路就不用考虑这些了。

    不同逻辑电平互连

    由上述可知,各逻辑电平的阈值并不相同,因此相互间并非可以直接互连。只有同时满足以下条件时,不同逻辑电平的器件才能直接互连。
    1)发送方 V O H V_{OH} VOH大于接收方 V I H V_{IH} VIH,且提供一定的噪声容限。
    2)发送方 V O L V_{OL} VOL小于接收方 V I L V_{IL} VIL,且提供一定的噪声容限。

    噪声容限
    噪声容限计算:噪声容限=min{高电平噪声容限,低电平噪声容限}
    高电平噪声容限=最小输出高电平电压-最小输入高电平电压
    低电平噪声容限=最大输入低电平电压-最大输出低电平电压
    例如:
    TTL逻辑电平的噪声容限为0.4V

    对于电平不同,且不能满足上述互连条件的逻辑器件,可以采用以下方式实现互连。
    方法一:
    使用电平转换芯片。例如,74ACT16245,其输入端为TTL电平,输出端为CMOS电平,因此支持TTL到CMOS电平转换。当存在大量信号需要电平转换时,可采用这种方法。
    方法二:
    使用OC(集电极开路)门或者OD(漏极开路)门实现逻辑电平转换。如下图。
    OC或OD门还常用于低逻辑电平驱动高逻辑电平的场合。
    在这里插入图片描述
    方法三:
    高逻辑电平驱动低逻辑电平时,可串联50~330Ω电阻实现电平转换。串联电阻的阻值需要根据I/O动态电流进行计算。
    在这里插入图片描述

    高速逻辑电平

    TTL电平和CMOS电平不适宜于高速应用的原因

    TTL电平和CMOS电平不适宜于高速应用,主要有以下几方面的原因。
    1)电平幅度较大,即便是LVTTL/LVCMOS低电平版本,摆幅也达到3.3V或者2.5V,因此信号变化沿所耗费的时间较长,不适于传输频率达到200MHz以上的信号。
    2)输出信号为单端,在传输路径上易受到干扰,不利于远距离的传输。
    3)功耗较大。器件功耗分为静态功耗和动态功耗,TTL器件的静态功耗较大,即便是静态功耗较小的CMOS器件,由于电平摆幅宽,其动态功耗也偏大。

    高速电平的优势

    高速电平一般都采用差分技术。差分技术的优势有以下几项:
    1)抗干扰能力强。由于构成差分对的两条导线距离很近,一对差分线中的一条导线所吸收的干扰同样也会出现在另一条相邻的导线上,由于接收方只根据两条导线的差值判断逻辑状态,因此同时出现在差分对之内的两条导线上的干扰将被互相抵消。
    2)对参考平面(地平面或者电源平面)完整性的要求较弱。与单端信号相同,差分对内两信号同样是寻找阻抗最小的路径以实现回流,该路径一般选取为临近的地或者电源参考平面。与差分对内两信号的驱动路径相同(电流大小相等,方向相反),回流路径上的信号也大小相等,方向相反的特性(回路路径对应的也有两条),从而互相抵消,最终的结果是几乎没有任何电流从参考平面流过,因此即便参考平面不完整,差分对信号所受的影响也较小。
    3)抑制串扰/EMI能力强。单端信号线之间不能相距太近,否则会出现串扰,EMI等问题。但对差分信号而言,由于两条相邻的导线所承载的电流大小相等,方向相反。所以对内两条导线之间,相距越近,周围信号线和信号过孔分配越均衡,则产生的磁场越接近完全抵消的状态。如图:
    在这里插入图片描述
    差分对的两条导线电流方向相反,两者产生的磁场方向完全相反从而相互抵消。
    4)功耗小/速率高/不受温度/电压波动的影响。由于差分信号逻辑状态变化的参考点位于差分对内两信号边沿的交叉点,且幅值用两信号的插值表示,无需和GND比较,因此信号摆幅小,速率高。同时由于差分对两信号相距很近,外界环境的变化对它们的影响几乎是一致的,在形成差值的过程中将被抵消,因此外界环境对信号的影响很小

    LVDS/LVPECL/CML都属于高速电平,但它们的特性并不完全一样,如表:
    在这里插入图片描述

    LVDS逻辑电平介绍及其应用要点

    LVDS介绍
    LVDS(Low-Voltage Differential Signaling)指低压差分信号,其支持的最高速率为3.125Gbps,一般应用于点到点的场合。
    LVDS的应用场合有很多,比如冰雪高速总线SPI4.2的I/O接口电平即为LVDS,其结构如图:
    在这里插入图片描述
    在发送方,由3.5mA电流源提供驱动,在接收方,通过100Ω电阻形成350mV的电压摆幅。当电流正向流动时,如上图箭头方向所示,产生逻辑“1”,反之,则产生逻辑“0”。由于摆幅小,有利于降低功耗。同时由于LVDS采用电流驱动模式,因此于TTL/CMOS电平不同的是,LVDS功耗并不随工作频率的升高而相应增大,对单个端口而言,负载功耗仅为1.2mW(350mV*3.5mA=1.2mW),在高速逻辑电平中,LVDS的功耗是最小的。
    在这里插入图片描述
    在应用中,设计者应重点关注以下几方面:
    1)LVDS接收方对信号的共模电平要求很弱,差分对内单个信号的电平范围在0~2.4V均可,即LVDS的发送方和接收方对电源电压和直流偏置没有特殊要求,这种特性是LVPECL等电平所不具备的,这使得LVDS特别适宜于板间长距离信号的传输。
    由于输入信号的电平范围为0~2.4V,差分对摆幅最大值为454mV,因此输入端允许信号上携带直流偏置电平范围为0.227 ~ 2.173V,当不满足此要求时,应采取AC耦合。
    2)LVDS接收方对输入差分对信号摆幅的要求是100mV,可通过眼图的测试来检验,如图:
    在这里插入图片描述
    3)端接方法。LVDS电平通过在接收端增加100Ω并联电阻以实现端接。端接电阻由两个作用,一方面用于实现电流相电压的转化,另一方面用于实现阻抗匹配。在某些情况下,该电阻可能已经内置于接收端器件内,此时不应再外接匹配电阻。
    4)信号沿变化速率较低。LVDS的边沿爬升时间约为0.5ns,因此信号沿变化速率是0.7V/ns(0.35V/0.5ns),该速率甚至低于某些低速应用对信号变化沿速率的要求。信号沿变化速率越低,EMI值越小,所有LVDS电平有助于减少EMI。
    5)空闲输入引脚应浮空,以防噪声的引入;空闲输出引脚应浮空,减少功耗。
    6)LVDS不适用于速率为2Gbps以上的应用,这种应用应考虑LVPECL或CML电平。

    LVDS端口保护
    LVDS是常用的板间互连接口。如图所示,当A板不在位时,B板LVDS接收器的输入端就失去了驱动源,处于开路状态,此时,接收器的输出端将保持逻辑“1”(由LVDS器件的内部逻辑保证),这种状态时正确的。
    在这里插入图片描述
    一旦输入端信号线(在B板上,从背板连接器到LVDS接收器之间的信号线)上引入了噪声,且达到接收端的阈值100mv,这种正确的状态将被打破,使接收器的输出状态翻转为逻辑“0”.
    解决的方法由多种,某些LVDS接口器件内置有保护电路,使用时和普通LVDS器件一样,外加100Ω端接电阻即可,某些则需外加保护电路。
    如下图外置保护电路:
    在这里插入图片描述
    除端接电阻Rt外,外置保护电路增加了R1和R2两个电阻以形成偏置电路。LVDS接收器输入端浮空时,偏置电路使IN+和IN-之间形成正的偏置电平 V I D V_{ID} VID, 以提供更大的噪声冗余,即当噪声小于 V I D V_{ID} VID时,接收器输出端仍可保持为逻辑“1”状态。
    以偏置电平 V I D V_{ID} VID=25mV为例(可实现25mV的噪声冗余),R1和R2阻值的计算方式为:

    V I D V_{ID} VID=25mv= 100/(R1+R2+100)
    V O S V_{OS} VOS=1.25V=(R2+100/2)*3.3V/(R1+R2+100)

    其中,第一等式是为得到25mV的偏置电平,第二个等式是保证输出共模电平(LVDS要求输出共模电平的范围是1.125~1.375V,区中间值1.25V)。可得到R1=8.25kΩ,R2=4.95kΩ。
    偏置电阻应尽量靠近接收端放置,且偏置电流应远远小于LVDS接收器的正常工作。

    LVPECL逻辑电平介绍及其应用要点

    LVPECL是ECL电平的正电源/低电压版本。
    如下图所示,LVPECL输出端的关键部分是一对差动放大器Q1/Q2,以及一对设计输出器Q3/Q4,不仅拥有差分对信号抗干扰能力强的优势,还拥有射极输出器输出电阻小,驱动能力强的优点。
    在这里插入图片描述
    V C C V_{CC} VCC取值为3.3V或者2.5V, V B B V_{BB} VBB为内部参考电平。
    基于差动放大器的特点, V I V_I VI电平高于 V B B V_{BB} VBB时,Q1导通而Q2截止,在输出端,Q3导通而Q4截止,输出端输出逻辑1状态。
    V I V_I VI低于 V B B V_{BB} VBB时,Q1截止而Q2导通,在输出端,Q3截止而Q4导通,输出端输出逻辑0状态。
    由于Q1和Q2时轮流导通的,Vcc和GND之间永远存在一条电流通路,这也是LVPECL功耗较大的原因。
    LVPECL属于电流驱动型,OUT+和OUT-引脚通过50Ω电阻中介于Vcc -2V,输出电流14mA,因此OUT+和OUT-的共模电平值为Vcc-1.3V(Vcc-2V+14mA*50Ω=Vcc-1.3V)。

    如图,LVPECL的输入结构是一对高输入阻抗的差动放大器,由于输出信号的共模电平为Vcc-1.3V,输入信号应偏置到该电平上,以获得最大动态范围。

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    下表是某家LVPECL电平的输入输出规格参数。
    在这里插入图片描述
    设计中,应重点关注LVPECL的以下特点:
    1)与LVDS相比,LVPECL功耗更大,匹配电路的设计也更复杂,但支持更高的速率,抗抖动性能也更佳。在高速设计中,LVPECL常被用做高速时钟和数据的电平,如许多百兆或者千兆PHY芯片的MDI接口,以及许多PLL锁相环时钟信号都采用LVPECL电平。
    2)由于内部三极管工作状态工作于非饱和状态,LVPECL的传输延时极小。
    3)由于始终存在一条Vcc到GND的电流通路,因此LVPECL功耗较大,LVPECL,但LVPECL的功耗与工作速率基本无关。
    4)由于LVPECL采用电流驱动模式,电源Vcc的作用只是提供电流通路和外部偏置电平,电源纹波对信号的影响相对较小。但LVPECL作为时钟信号的电平时,为防止电源纹波耦合到时钟信号上,仍应尽量提高电源的质量。
    5)LVPECL的外部端接电路较复杂。LVPECL的输出需要偏置到Vcc-2V,输入端需要偏置到Vcc-1.3V,为减少电源的种类,设计中往往通过分压电阻实现不同的偏置要求,以至于与LVDS/CML相比,LVPECL的外部电路显得尤为复杂。这些电路会造成高速信号线上的分叉,因此LVPECL并不适用于要求极高的高速信号,如10Gbps以太网MDI接口一般采用CML电平而不是LVPECL电平。

    CML逻辑电平介绍及其应用要点

    CML指电流模式逻辑(Current Mode Logic),是高速设计中最常见的一种电平。
    由于输入和输出的匹配已集成于片内,基本不需要外部端接,因此CML的应用非常简单。

    CML输出电路如下图所示,CML的电源Vcc一般取1.2V,其输出端由一对三极管组成的差动放大器构成,三极管的发射极与GND之间串有一个16mA电流源,三极管的集电极与Vcc之间串接50Ω电阻。
    CML的输出信号OUT+或OUT-电平如右边,共模电平为Vcc-0.2V,摆幅为400mV(Vcc-0.4~Vcc),因此CML输出差分信号对的摆幅为800mV(差分对摆幅为单个信号摆幅的2倍)。
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    CML的输入由射极输出器构成,具有输入阻抗大的特点,其输入结构如下图所示:
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    下表是某家CML电平输入输出规格参数:
    在这里插入图片描述
    CML和LVPECL支持的速率都高达10Gbps,但LVPECL对外部端接电路有较多要求,应用上较为不便,且在功耗上,CML也低于LVPECL,因此,极高速信号往往采用CML电平;而LVPECL的优势是输出端采用射极输出器,输出阻抗小,驱动能力强,且LVPECL的抗抖动能力相对也较强,因此板内高速数据信号,有精度和抖动要求的高速时钟信号往往采用LVPECL电平。

    高速逻辑电平的比较

    LVDS/LVPECL/CML都是高速设计中常用的电平,在应用中各具特色。
    1)驱动模式方面。三种电平都属于电流驱动模式,适用于高速应用。
    2)外部端接方面。CML最简单,一般无需外加端接,直接互连即可;LVDS次之,LVPECL最复杂。
    3)功耗方面。LVDS差分对摆幅最小,因此功耗也最小,在工作速率相同的条件下,功耗不及LVPECL的三分之一;LVPECL和CML的差分对摆幅相对较大,且内部三级管工作于非饱和状态,功耗较大,基于结构上的差异,CML的功耗稍低于LVPECL。
    4)工作速率方面。一方面由于CML和LVPECL 内部的三极管工作于非饱和状态,逻辑状态翻转速率高,能支持极高的数据速率。另一方面LVDS输入差分对摆幅Vid较小,仅100mv,噪声容限较小,无法支持极高速的速率,而CML和LVPECL的Vid相对较大,使得噪声容限增大,有利于高速传输。因此,支持的工作速率由快到慢排序是:CML/LVPECL/LVDS
    5)耦合方式方面。都支持直流耦合和交流耦合方式。

    差分对应用注意事项

    1)差分对内两信号走线长度相等。该要求是基于以下两个因素而提出的

    • 时序要求。由于差分对信号的时序要求参考点是对内两信号边沿的交叉点,差分对内两信号走线长度的差异将造成交叉点的偏移,可能对时序产生影响。
    • 共模噪声。当差分对内两信号的走线长度存在差异时,在参考平面上的回流无法完全抵消,一旦参考平面存在分割的情况,则在回流路径上产生共模噪声,叠加到差分信号上,严重时将导致系统的EMI问题。
      差分对内两信号走线等长,该要求更多的是基于共模噪声的原因提出的。对于时序,即使存在微小差异,对时序的影响也比较小,如100mil的长度差异,对时序的影响不过几十皮秒,尚不足以造成严重的问题。而这种微小的长度差异,却可能带来后级电路无法抑制的共模噪声,影响全系统的EMC的性能。

    2)差分对内两信号的间距越小越好。该要求是基于以下两个因素而提出的。

    • 间距越小,附近的干扰对差分对内两信号的影响越接近等同,从而实现近似的抵消。
    • 差分对内两信号的电流方向相反,形成了电流环路,同样差分对信号的两个回流信号也形成电流环路,根据电磁理论,电流环路能形成磁场,磁场又能产生电场,从而对系统构成电磁干扰。为减少电磁干扰,应减小电流环路,即减小差分对内两信号的间距。
      3)差分对内两信号的间距保持一定。信号间距在很大程度上决定了差分对信号的阻抗,为防止反射,需要保持差分对信号的阻抗在线路上的一致性。
      4)差分对信号的阻抗控制。差分对信号的阻抗依赖以下三方面:差分对信号线宽以及铜箔厚度/差分对内两信号的间距/差分对信号距离参考平面的距离。由此可见,差分对内两信号的间距并不能无限制的减小。
      5)尽量保持差分对信号线附近过孔的均衡分布。在高密度电路板上,无法保证所有的信号过孔都远离差分对信号线,过孔相对差分对信号线的均衡分布有助于抵消干扰,如图:
      在这里插入图片描述

    部分内容转自:
    https://blog.csdn.net/qq_27745395/article/details/76687175
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    内容整理自:
    《高速电路设计实践》

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  • TTL电平和CMOS电平总结

    万次阅读 多人点赞 2017-06-09 19:05:13
    1逻辑电平电压接近于电源电压,0逻辑电平接近于0V。而且具有很宽的噪声容限。 3,电平转换电路:  因为TTL和COMS的高低电平的值不一样(ttl5vcmos 3.3v),所以互相连接时需要电平的转换。 4,OC门,即集电极...

    1,TTL电平:

    输出高电平>2.4V,输出低电平<0.4V。在室温下,一般输出高电平是3.5V,输出低电平是0.2V。最小输入高电平和低电平:输入高电平>=2.0V,输入低电平<=0.8V,噪声容限是0.4V。

    2,CMOS电平:

    1逻辑电平电压接近于电源电压,0逻辑电平接近于0V。而且具有很宽的噪声容限。

    3,电平转换电路: 

    因为TTL和COMS的高低电平的值不一样(ttl5v<==>cmos 3.3v),所以互相连接时需要电平的转换。

    4,OC门,即集电极开路门电路,OD门,即漏极开路门电路,必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载,所以又叫做驱动门电路。

    5,TTL和COMS电路比较:

    1)TTL电路是电流控制器件,而coms电路是电压控制器件。

    2)TTL电路的速度快,传输延迟时间短(5-10ns),但是功耗大。COMS电路的速度慢,传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关,频率越高,芯片集越热,这是正常现象。 

    3)COMS电路的锁定效应:

    COMS电路由于输入太大的电流,内部的电流急剧增大,除非切断电源,电流一直在增大。这种效应就是锁定效应。当产生锁定效应时,COMS的内部电流能达到40mA以上,很容易烧毁芯片。

     

    防御措施:

    1)在输入端和输出端加钳位电路,使输入和输出不超过规定电压。

    2)芯片的电源输入端加去耦电路,防止VDD端出现瞬间的高压。

    3)在VDD和外电源之间加限流电阻,即使有大的电流也不让它进去。

    4)当系统由几个电源分别供电时,开关要按下列顺序:开启时,先开启COMS电路得电源,再开启输入信号和负载的电源;关闭时,先关闭输入信号和负载的电源,再关闭COMS电路的电源。

     

    6,COMS电路的使用注意事项

    1)COMS电路时电压控制器件,它的输入总抗很大,对干扰信号的捕捉能力很强。所以,不用的管脚不要悬空,要接上拉电阻或者下拉电阻,给它一个恒定的电平。

    2)输入端接低内阻的信号源时,要在输入端和信号源之间要串联限流电阻,使输入的电流限制在1mA之内。

    3)当接长信号传输线时,在COMS电路端接匹配电阻。

    4)当输入端接大电容时,应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。

    5)COMS的输入电流超过1mA,就有可能烧坏COMS。

     

    7,TTL门电路中输入端负载特性(输入端带电阻特殊情况的处理)

    1)悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。 

    2)在门电路输入端串联10K电阻后再输入低电平,输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载特性可知,只有在输入端接的串联电阻小于910欧时,它输入来的低电平信号才能被门电路识别出来,串联电阻再大的话输入端就一直呈现高电平。这个一定要注意。COMS门电路就不用考虑这些了。

     

    8,TTL电路有集电极开路OC门,MOS管也有和集电极对应的漏极开路的OD门,它的输出就叫做开漏输出。OC门在截止时有漏电流输出,那就是漏电流,为什么有漏电流呢?那是因为当三极管截止的时候,它的基极电流约等于0,但是并不是真正的为0,经过三极管的集电极的电流也就不是真正的 0,而是约0。而这个就是漏电流。开漏输出:OC门的输出就是开漏输出;OD门的输出也是开漏输出。它可以吸收很大的电流,但是不能向外输出的电流。所以,为了能输入和输出电流,它使用的时候要跟电源和上拉电阻一齐用。OD门一般作为输出缓冲/驱动器、电平转换器以及满足吸收大负载电流的需要。

     

    9,什么叫做图腾柱,它与开漏电路有什么区别?

    TTL集成电路中,输出有接上拉三极管的输出叫做图腾柱输出,没有的叫做OC门。因为TTL就是一个三级关,图腾柱也就是两个三级管推挽相连。所以推挽就是图腾。一般图腾式输出,高电平400UA,低电平8MA。

     

    要了解逻辑电平的内容,首先要知道以下几个概念的含义:

    1:输入高电平(Vih):保证逻辑门的输入为高电平时所允许的最小输入高电平,当输入电平高于Vih时,则认为输入电平为高电平。

    2:输入低电平(Vil):保证逻辑门的输入为低电平时所允许的最大输入低电平,当输入电平低于Vil时,则认为输入电平为低电平。

    3:输出高电平(Voh):保证逻辑门的输出为高电平时的输出电平的最小值,逻辑门的输出为高电平时的电平值都必须大于此Voh。

    4:输出低电平(Vol):保证逻辑门的输出为低电平时的输出电平的最大值,逻辑门的输出为低电平时的电平值都必须小于此Vol。

    5:阀值电平(Vt):数字电路芯片都存在一个阈值电平,就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值,对于CMOS电路的阈值电平,基本上是二分之一的电源电压值,但要保证稳定的输出,则必须要求输入高电平> Vih,输入低电平

    对于一般的逻辑电平,以上参数的关系如下:

    Voh >Vih > Vt > Vil > Vol。 

    6:Ioh:逻辑门输出为高电平时的负载电流(为拉电流)。 

    7:Iol:逻辑门输出为低电平时的负载电流(为灌电流)。 

    8:Iih:逻辑门输入为高电平时的电流(为灌电流)。 

    9:Iil:逻辑门输入为低电平时的电流(为拉电流)。 

    门电路输出极在集成单元内不接负载电阻而直接引出作为输出端,这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路(OC)、漏极开路(OD)、发射极开路(OE),使用时应审查是否接上拉电阻(OC、OD门)或下拉电阻(OE门),以及电阻阻值是否合适。对于集电极开路(OC)门,其上拉电阻阻值RL应满足下面条件:

    (1): RL < (VCC-Voh)/(n*Ioh+m*Iih)

    (2):RL > (VCC-Vol)/(Iol+m*Iil)

    其中n:线与的开路门数;m:被驱动的输入端数。

    常用的逻辑电平

    ·逻辑电平:有TTL、CMOS、LVTTL、ECL、PECL、GTL;RS232、RS422、LVDS等。

    ·其中TTL和CMOS的逻辑电平按典型电压可分为四类:5V系列(5V TTL和5VCMOS)、3.3V系列,2.5V系列和1.8V系列。

    ·5V TTL和5VCMOS逻辑电平是通用的逻辑电平。

    ·3.3V及以下的逻辑电平被称为低电压逻辑电平,常用的为LVTTL电平。

    ·低电压的逻辑电平还有2.5V和1.8V两种。

    ·ECL/PECL和LVDS是差分输入输出。

    ·RS-422/485和RS-232是串口的接口标准,RS-422/485是差分输入输出,RS-232是单端输入输出。

    TTL和CMOS的逻辑电平关系

     

     1:TTL和CMOS的逻辑电平图

    上图为5V TTL逻辑电平、5VCMOS逻辑电平、LVTTL逻辑电平和LVCMOS逻辑电平的示意图。

    5V TTL逻辑电平和5VCMOS逻辑电平是很通用的逻辑电平,注意他们的输入输出电平差别较大,在互连时要特别注意。

    另外5V CMOS器件的逻辑电平参数与供电电压有一定关系,一般情况下,Voh≥Vcc-0.2V,Vih≥0.7Vcc;Vol≤0.1V,Vil≤0.3Vcc;噪声容限较TTL电平高。

    JEDEC组织在定义3.3V的逻辑电平标准时,定义了LVTTL和LVCMOS逻辑电平标准。

    LVTTL逻辑电平标准的输入输出电平与5V TTL逻辑电平标准的输入输出电平很接近,从而给它们之间的互连带来了方便。 LVTTL逻辑电平定义的工作电压范围是3.0-3.6V。

    LVCMOS逻辑电平标准是从5VCMOS逻辑电平关注移植过来的,所以它的Vih、Vil和Voh、Vol与工作电压有关,其值如上图所示。LVCMOS逻辑电平定义的工作电压范围是2.7-3.6V。

    5V 的CMOS逻辑器件工作于3.3V时,其输入输出逻辑电平即为LVCMOS逻辑电平,它的Vih大约为0.7×VCC=2.31V左右,由于此电平与LVTTL的Voh(2.4V)之间的电压差太小,使逻辑器件工作不稳定性增加,所以一般不推荐使用5V CMOS器件工作于3.3V电压的工作方式。由于相同的原因,使用LVCMOS输入电平参数的3.3V逻辑器件也很少。

    JEDEC组织为了加强在3.3V上各种逻辑器件的互连和3.3V与5V逻辑器件的互连,在参考LVCMOS和LVTTL逻辑电平标准的基础上,又定义了一种标准,其名称即为3.3V逻辑电平标准,其参数如下:

     

     

     

    图2:低电压逻辑电平标准

     

    从上图可以看出,3.3V逻辑电平标准的参数其实和LVTTL逻辑电平标准的参数差别不大,只是它定义的Vol可以很低(0.2V),另外,它还定义了其Voh最高可以到VCC-0.2V,所以3.3V逻辑电平标准可以包容LVCMOS的输出电平。在实际使用当中,对LVTTL标准和  3.3V逻辑电平标准并不太区分,某些地方用LVTTL电平标准来替代3.3V逻辑电平标准,一般是可以的。

    JEDEC组织还定义了2.5V逻辑电平标准,如上图所示。另外,还有一种2.5V CMOS逻辑电平标准,它与上图的2.5V逻辑电平标准差别不大,可兼容。

    低电压的逻辑电平还有1.8V、1.5V、1.2V的逻辑电平。

     

    TTL和CMOS逻辑器件

    逻辑器件的分类方法有很多,下面以逻辑器件的功能、工艺特点和逻辑电平等方法来进行简单描述。

    TTL和CMOS器件的功能分类

    按功能进行划分,逻辑器件可以大概分为以下几类: 门电路和反相器、选择器、译码器、计数器、寄存器、触发器、锁存器、缓冲驱动器、收发器、总线开关、背板驱动器等。

    1:门电路和反相器

    逻辑门主要有与门74X08、与非门74X00、或门74X32、或非门74X02、异或门74X86、反相器74X04等。

    2:选择器

    选择器主要有2-1、4-1、8-1选择器74X157、74X153、74X151等。

    3:编/译码器

    编/译码器主要有2/4、3/8和4/16译码器74X139、74X138、74X154等。

    4:计数器

    计数器主要有同步计数器74X161和异步计数器74X393等。

    5:寄存器

    寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。

    6:触发器

    触发器主要有J-K触发器、带三态的D触发器74X374、不带三态的D触发器74X74、施密特触发器等。

    7:锁存器

    锁存器主要有D型锁存器74X373、寻址锁存器74X259等。

    8:缓冲驱动器

    缓冲驱动器主要有带反向的缓冲驱动器74X240和不带反向的缓冲驱动器74X244等。

    9:收发器

    收发器主要有寄存器收发器74X543、通用收发器74X245、总线收发器等。

    10:总线开关

    总线开关主要包括总线交换和通用总线器件等。

    11:背板驱动器

    背板驱动器主要包括TTL或LVTTL电平与GTL/GTL+(GTLP)或BTL之间的电平转换器件。

    TTL和CMOS逻辑器件的工艺分类特点

    按工艺特点进行划分,逻辑器件可以分为Bipolar、CMOS、BiCMOS等工艺,其中包括器件系列有:

    Bipolar(双极)工艺的器件有:TTL、S、LS、AS、F、ALS。

    CMOS工艺的器件有:HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。

    BiCMOS工艺的器件有:BCT、ABT、LVT、ALVT。

     

    TTL和CMOS逻辑器件的电平分类特点

    TTL和CMOS的电平主要有以下几种:5VTTL、5VCMOS(Vih≥0.7*Vcc,Vil≤0.3*Vcc)、3.3V电平、2.5V电平等。

    5V的逻辑器件

    5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT等系列器件

    3.3V及以下的逻辑器件

    包含LV的和V 系列及AHC和AC系列,主要有LV、AHC、AC、ALB、LVC、ALVC、LVT等系列器件。

    具体情况可以参考下图:

     

     

    图3:TI公司的逻辑器件示例图

     

    包含特殊功能的逻辑器件

    A.总线保持功能(Bushold)

    由内部反馈电路保持输入端最后的确定状态,防止因输入端浮空的不确定而导致器件振荡自激损坏;输入端无需外接上拉或下拉电阻,节省PCB空间,降低了器件成本开销和功耗,见图6-3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有此功能。命名特征为附加了“H”如:74ABTH16244。

     

     

            图3-2:总线保持功能图                  图3-3:串行阻尼电阻图

     

    B.串联阻尼电阻(series dampingresistors)

    输出端加入串联阻尼电阻可以限流,有助于降低信号上冲/下冲噪声,消除线路振铃,改善信号质量。如图6-4所示。具有此特征的ABT、LVC、LVT、ALVC系列器件在命名中加入了“2”或“R”以示区别,如ABT162245,ALVCHR162245。对于单向驱动器件,串联电阻加在其输出端,命名如SN74LVC2244;对于双向的收发器件,串联电阻加在两边的输出端,命名如SN74LVCR2245。

    C.上电/掉电三态(PU3S,Powerup/power down 3-state)

    即热拔插性能。上电/掉电时器件输出端为三态,Vcc阀值为2.1V;应用于热拔插器件/板卡产品,确保拔插状态时输出数据的完整性。多数ABT、LVC、LVT、LVTH系列器件有此特征。

    D.ABT器件(Advanced BiCMOS Technology)

    结合了CMOS器件(如HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高输入阻抗特性和双极性器件(Bipolar,如TTL、LS、AS、ALS)输出驱动能力强的特点。包括ABT、LVT、ALVT等系列器件,应用于低电压,低静态功耗环境。

    E.Vcc/GND对称分布

    16位Widebus器件的重要特征,对称配置引脚,有利于改善噪声性能。AHC/AHCT、AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB系列16位Widebus器件有此特征。

    F.分离轨器件(Split-rail)

    即双电源器件,具有两种电源输入引脚VccA和VccB,可分别接5V或3.3V电源电压。如ALVC164245、LVC4245等,命名特征为附加了“4”。

     

    逻辑器件的使用指南

    1:多余不用输入管脚的处理

    在多数情况下,集成电路芯片的管脚不会全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管脚,但实际上通常不会全部使用,这样就会存在悬空端子。所有数字逻辑器件的无用端子必须连接到一个高电平或低电平,以防止电流漂移(具有总线保持功能的器件无需处理不用输入管脚)。究竟上拉还是下拉由实际器件在何种方式下功耗最低确定。 244、16244经测试在接高电平时静态功耗较小,而接地时静态功耗较大,故建议其无用端子处理以通过电阻接电源为好,电阻值推荐为1~10K。

    2:选择板内驱动器件的驱动能力,速度,不能盲目追求大驱动能力和高速的器件,应该选择能够满足设计要求,同时有一定的余量的器件,这样可以减少信号过冲,改善信号质量。并且在设计时必须考虑信号匹配。

    3:在对驱动能力和速度要求较高的场合,如高速总线型信号线,可使用ABT、LVT系列。板间接口选择ABT16244/245或LVTH16244/245,并在母板两端匹配,在不影响速度的条件下与母板接口尽量串阻,以抑制过冲、保护器件,典型电阻值为10- 200Ω左右,另外,也可以使用并接二级管来进行处理,效果也不错,如1N4148等(抗冲击较好)。

    4:在总线达到产生传输线效应的长度后,应考虑对传输线进行匹配,一般采用的方式有始端匹配、终端匹配等。

    始端匹配是在芯片的输出端串接电阻,目的是防止信号畸变和地弹反射,特别当总线要透过接插件时,尤其须做始端匹配。内部带串联阻尼电阻的器件相当于始端匹配,由于其阻值固定,无法根据实际情况进行调整,在多数场合对于改善信号质量收效不大,故此不建议推荐使用。始端匹配推荐电阻值为10~51Ω,在实际使用中可根据IBIS模型模拟仿真确定其具体值。

    由于终端匹配网络加重了总线负载,所以不应该因为匹配而使Buffer的实际驱动电流大于驱动器件所能提供的最大Source、Sink电流值。

    应选择正确的终端匹配网络,使总线即使在没有任何驱动源时,其线电压仍能保持在稳定的高电平。

    5:要注意高速驱动器件的电源滤波。如ABT、LVT系列芯片在布线时,建议在芯片的四组电源引脚附近分别接0.1 μ或0.01μ电容。

    6:可编程器件任何电源引脚、地线引脚均不能悬空;在每个可编程器件的电源和地间要并接0.1uF的去耦电容,去耦电容尽量靠近电源引脚,并与地形成尽可能小的环路。

    7:收发总线需有上拉电阻或上下拉电阻,保证总线浮空时能处于一个有效电平,以减小功耗和干扰。

    8:373/374/273等器件为工作可靠,锁存时钟输入建议串入10-200欧电阻。

    9:时钟、复位等引脚输入往往要求较高电平,必要时可上拉电阻。

    10:注意不同系列器件是否有带电插拔功能及应用设计中的注意事项,在设计带电插拔电路时请参考公司的《单板带电插拔设计规范》。

    11:注意电平接口的兼容性。选用器件时要注意电平信号类型,对于有不同逻辑电平互连的情况,请遵守本规范的相应的章节的具体要求。

    12:在器件工作过程中,为保证器件安全运行,器件引脚上的电压及电流应严格控制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范围。

    13:逻辑器件的输入信号不要超过它所能允许的电压输入范围,不然可能会导致芯片性能下降甚至损坏逻辑器件。

    14:对开关量输入应串电阻,以避免过压损坏。

    15:对于带有缓冲器的器件不要用于线性电路,如放大器。

     

    TTL、CMOS器件的互连

    器件的互连总则

    在公司产品的某些单板上,有时需要在某些逻辑电平的器件之间进行互连。在不同逻辑电平器件之间进行互连时主要考虑以下几点:

    1:电平关系,必须保证在各自的电平范围内工作,否则,不能满足正常逻辑功能,严重时会烧毁芯片。

    2:驱动能力,必须根据器件的特性参数仔细考虑,计算和试验,否则很可能造成隐患,在电源波动,受到干扰时系统就会崩溃。

    3:时延特性,在高速信号进行逻辑电平转换时,会带来较大的延时,设计时一定要充分考虑其容限。

    4:选用电平转换逻辑芯片时应慎重考虑,反复对比。通常逻辑电平转换芯片为通用转换芯片,可靠性高,设计方便,简化了电路,但对于具体的设计电路一定要考虑以上三种情况,合理选用。

    对于数字电路来说,各种器件所需的输入电流、输出驱动电流不同,为了驱动大电流器件、远距离传输、同时驱动多个器件,都需要审查电流驱动能力:输出电流应大于负载所需输入电流;另一方面,TTL、CMOS、ECL等输入、输出电平标准不一致,同时采用上述多种器件时应考虑电平之间的转换问题。

    我们在电路设计中经常遇到不同的逻辑电平之间的互连,不同的互连方法对电路造成以下影响:

    ·对逻辑电平的影响。应保证合格的噪声容限(Vohmin-Vihmin≥0.4V,Vilmax-Volmax≥0.4V),并且输出电压不超过输入电压允许范围。

    ·对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。

    ·对电压过冲的影响。过冲不应超出器件允许电压绝对最大值,否则有可能导致器件损坏。

     

    TTL和CMOS的逻辑电平关系如上述图所示:图2-1:TTL和CMOS的逻辑电平图;图2-2:低电压逻辑电平标准

     

    3.3V 的逻辑电平标准如前面所述有三种,实际的3.3V TTL/CMOS逻辑器件的输入电平参数一般都使用LVTTL或3.3V逻辑电平标准(一般很少使用LVCMOS输入电平),输出电平参数在小电流负载时高低电平可分别接近电源电压和地电平(类似LVCMOS输出电平),在大电流负载时输出电平参数则接近LVTTL电平参数,所以输出电平参数也可归入 3.3V逻辑电平,另外,一些公司的手册中将其归纳如LVTTL的输出逻辑电平,也可以。

    在下面讨论逻辑电平的互连时,对3.3V TTL/CMOS的逻辑电平,我们就指的是3.3V逻辑电平或LVTTL逻辑电平。

    常用的TTL和CMOS逻辑电平分类有:5VTTL、5V CMOS、3.3VTTL/CMOS、3.3V/5V Tol.、和OC/OD门。

    其中:

    3.3V/5VTol.是指输入是3.3V逻辑电平,但可以忍受5V电压的信号输入。

    3.3VTTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平,否则会出问题。

    注意某些5V的CMOS逻辑器件,它也可以工作于3.3V的电压,但它与真正的3.3V器件(是LVTTL逻辑电平)不同,比如其VIH是2.31V(=0.7×3.3V,工作于3.3V)(其实是LVCMOS逻辑输入电平),而不是2.0V,因而与真正的3.3V器件互连时工作不太可靠,使用时要特别注意,在设计时最好不要采用这类工作方式。

    值得注意的是有些器件有单独的输入或输出电压管脚,此管脚接3.3V的电压时,器件的输入或输出逻辑电平为3.3V的逻辑电平信号,而当它接5V电压时,输入或输出的逻辑电平为5V的逻辑电平信号,此时应该按该管脚上接的电压的值来确定输入和输出的逻辑电平属于哪种分类。

    对于可编程器件(EPLD和FPGA)的互连也要根据器件本身的特点并参考上述内容进行处理。

    以上5种逻辑电平类型之间的驱动关系如下表:

     

     


    上表中打钩(√)的表示逻辑电平直接互连没有问题,打星号(?/FONT>)的表示要做特别处理。

    对于打星号(?/FONT>)的逻辑电平的互连情况,具体见后面说明。

    一般对于高逻辑电平驱动低逻辑电平的情况如简单处理估计可以通过串接10-1K欧的电阻来实现,具体阻值可以通过试验确定,如为可靠起见,可参考后面推荐的接法。

    从上表可看出OC/OD输出加上拉电阻可以驱动所有逻辑电平,5V TTL和3.3V /5V Tol.可以被所有逻辑电平驱动。所以如果您的可编程逻辑器件有富裕的管脚,优先使用其OC/OD输出加上拉电阻实现逻辑电平转换;其次才用以下专门的逻辑器件转换。 

    TI的AHCT系列器件为5VTTL输入、5V CMOS输出。

    TI的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3VTTL(LVTTL)输出,也可以用双轨器件替代。

    注意:不是所有的LVC/LVT系列器件都能够运行5VTTL/CMOS输入,一般只有带后缀A的和LVCH/LVTH系列的可以,具体可以参考其器件手册。

    5V TTL门作驱动源:

    ·驱动3.3VTTL/CMOS

    通过LVC/LVT系列器件(为TTL/CMOS逻辑电平输入,LVTTL逻辑电平输出)进行转换。

    ·驱动5VCMOS

    可以使用上拉5V电阻的方式解决,或者使用AHCT系列器件(为5VTTL输入、5V CMOS输出)进行转换。

    3.3VTTL/CMOS门作驱动源 :

    ·驱动5VCMOS

    使用AHCT系列器件(为5VTTL输入、5V CMOS输出)进行转换(3.3VTTL电平(LVTTL)与5VTTL电平可以互连)。

    5V CMOS门作驱动源:

    ·驱动3.3VTTL/CMOS

    通过LVC/LVT器件(输入是TTL/CMOS逻辑电平,输出是LVTTL逻辑电平)进行转换。

    2.5V CMOS逻辑电平的互连

    随着芯片技术的发展,未来使用2.5V电压的芯片和逻辑器件也会越来越多,这里简单谈一下2.5V逻辑电平与其他电平的互连,主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。(注意:对于某些芯片,由于采用了优化设计,它的2.5V管脚的逻辑电平可以和3.3V的逻辑电平互连,此时就不需要再进行逻辑电平的转换了。)

    1:3.3VTTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平

    2.5V 的逻辑器件有LV、LVC、AVC、ALVT、ALVC等系列,其中前面四种系列器件工作在2.5V时可以容忍3.3V的电平信号输入,而ALVC不行,所以可以使用LV、LVC、AVC、ALVT系列器件来进行3.3VTTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。

    2:2.5VCMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平

    2.5V CMOS逻辑电平的VOH为2.0V,而3.3VTTL/CMOS的逻辑电平的VIH也为2.0V,所以直接互连的话可能会出问题(除非3.3V的芯片本身的VIH参数明确降低了)。此时可以使用双轨器件SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换,另外,使用OC/OD们加上拉电阻应该也是可以的。

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