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  • TSV封装技术

    2020-10-16 02:41:56
    硅通孔技术(Through Silicon Via, TSV)技术是一项高密度封装技术,正在逐渐取代目前工艺比较成熟的引线键合技术,被认为是第四代封装技术。TSV技术通过铜、钨、多晶硅等导电物质的填充,实现硅通孔的垂直电气互连...
  • 3D封装与硅通孔TSV工艺技术,通过硅通孔(TSV)铜互连的立体(3D)垂直整合,目前被认为是半导体行业最先进的技术之一。硅片通孔(TSV)是三维叠层硅器件技术的最新进展。 TSV是一种重要的开发技术,其利用短的垂直...
  • 揭秘 | 一分钟看懂半导体FOWLP封装技术全过程

    万次阅读 多人点赞 2018-12-02 09:10:32
    【导读】根据市场调查公司的研究,到了2020年将会有超过5亿颗的新一代处理器采用FOWLP封装制程技术,并且在未来,每一部智能型手机内将会使用超过10颗以上采用FOWLP封装制程技术生产的芯片。 在半导体产业里,每数...

    来源:芯师爷

    【导读】根据市场调查公司的研究,到了2020年将会有超过5亿颗的新一代处理器采用FOWLP封装制程技术,并且在未来,每一部智能型手机内将会使用超过10颗以上采用FOWLP封装制程技术生产的芯片。

    在半导体产业里,每数年就会出现一次小型技术革命,每10~20年就会出现大结构转变的技术革命。而今天,为半导体产业所带来的革命,并非一定是将制程技术推向更细微化与再缩小裸晶尺寸的技术,还可能是在封装技术的变革。

    从2016年开始,全球的半导体技术论坛、各研讨会几乎都脱离不了讨论FOWLP (Fan Out Wafer Level Package,扇出型封装)这项议题。 FOWLP为整个半导体产业带来如此大的冲击性,莫过于扭转了未来在封装产业上的结构,影响了整个封装产业的制程、设备与相关的材料,也将过去前后段鲜明区别的制程融合在一起。

    FOWLP ,其采取拉线出来的方式,成本相对便宜;FOWLP可以让多种不同裸晶,做成像WLP制程一般埋进去,等于减一层封装,假设放置多颗裸晶,等于省了多层封装,有助于降低客户成本。

    它和WLP的Fan In有着明显差异性,最大的特点是在相同的芯片尺寸下,可以做到范围更广的重分布层(Redistribution Layer)。基于这样的变化,芯片的脚数也就将会变得更多,使得未来在采用这样技术下所生产的芯片,其功能性将会更加强大, 并且将更多的功能整合到单芯片之中,同时也达到了无载板封装、薄型化以及低成本化等的优点。

    FOWLP技术原理

    在晶圆的制程中,从半导体裸晶的端点上,拉出所需的电路到重分布层(Redistribution Layer),进而形成封装。 在这样的基础上就不需要封装载板,更不用打线(Wire)以及凸块(Bump),进而得以降低30%的生产成本,以及减少芯片的厚度。下面基本上就是FOWLP封装技术的简略示意图。

     

    在芯片中的重分布层会因为缩短电路的长度,使得电气信号大幅度的提高。 相较于WLCSP的半导体芯片面积和封装面积,FOWLP技术下的芯片的面积比原本封装后面积小很多。

    因此,可以完成更多脚位设计,或是大大减少封装后半导体芯片的面积,达到小型化芯片的需求。使得原本需要数颗生产成本较高的直通硅晶穿孔(TSV:Through-Silicon Via),进化到能将不同的组件透过封装技术整合在一起,并且小型化的SiP(System in Package)封装技术。

    为了形成重分布层,必须将封装制程导入晶圆的前段制程,因此也打破了固有前段制程与后段制程藩篱,这对于芯片生产者来说如何完成到一贯性的制程技术(Full Turnkey)就显得相当重要。 在此之下,封装代工业者以及封装载板材料业者或许就会出现是否能继续存活下去的关键问题。 因此,对于未来的半导体世界来说,决胜手段已不是仅仅只是在5nm、3nm制程细微化的能力,而是已经延伸到前后段一贯性的制程技术。

    FOWLP工艺流程

     

    1.晶圆的制备及切割– 将晶圆放入划片胶带中,切割成各个单元准备金属载板– 清洁载板及清除一切污染物

    2.层压粘合– 通过压力来激化粘合膜

    3.重组晶圆– 将芯片从晶圆拾取及放置在金属载板上

    4.制模– 以制模复合物密封载板

    5.移走载板– 从载板上移走已成型的重建芯片

    6.排列及重新布线– 在再分布层上(RDL),提供金属化工艺制造 I/O 接口

    7.晶圆凸块– 在I/O外连接口形成凸块

    8. 切割成各个单元– 将已成型的塑封体切割

    FOWLP技术优势

    简单来说,FOWLP是一种把来自于异质制程的多颗晶粒结合到一个紧凑封装中的新方法。它与传统的矽载板(Silicon Interposer)运作方式不同。

    而FOWLP主要的特色与优势在于: 

    1.不残留矽晶圆

    虽然FOWLP通常需要利用矽晶圆作为载体,但矽晶圆不会留在封装中。晶粒到晶粒以及晶粒到球闸阵列封装(BGA)的连接性是直接透过封装的重布层(RDL)来实现的。

    2.成本较低

    FOWLP不需要中介层或插入矽穿孔(TSV),因此成本较低。而且,还不必担心TSV对电气特性带来的负面效应。

    3. 属无基板封装

    FOWLP是一种无基板(Substrate-less)的封装方式,所以其垂直高度较低。此外,缩短与散热片之间的距离,也较不用担心热冲击。

    4. 实现POP设计

    归功于免除了基板与中介层而取得的薄型化优势,FOWLP能提供额外的垂直空间让更多的元件可以向上堆叠。这是透过矽穿封装孔(TPV)来达成的,并能进一步实现层叠封装(POP)设计。与TSV不同,TPV比较像传统使用的通孔(Via),因此较不用担忧良率与可靠性。当要在封装中整合第三方DRAM时,此作法特别有用。

    FOWLP面临的挑战

    虽然FOWLP可满足更多I/O数量之需求。然而,如果要大量应用FOWLP技术,首先必须克服以下之各种挑战问题:

    1.焊接点的热机械行为

    因FOWLP的结构与BGA构装相似,所以FOWLP焊接点的热机械行为与BGA构装相同,FOWLP中焊球的关键位置在硅晶片面积的下方,其最大热膨胀系数不匹配点会发生在硅晶片与PCB之间。

    2.晶片位置之精确度

    在重新建构晶圆时,必须要维持晶片从持取及放置(Pick and Place)于载具上的位置不发生偏移,甚至在铸模作业时,也不可发生偏移。因为介电层开口,导线重新分布层(Redistribution Layer; RDL)与焊锡开口(Solder Opening)制作,皆使用黄光微影技术,光罩对準晶圆及曝光都是一次性,所以对于晶片位置之精确度要求非常高。

    3.晶圆的翘曲行为

    人工重新建构晶圆的翘曲(Warpage)行为,也是一项重大挑战,因为重新建构晶圆含有塑胶、硅及金属材料,其硅与胶体之比例在X、Y、Z三方向不同,铸模在加热及冷却时之热涨冷缩会影响晶圆的翘曲行为。

    4.胶体的剥落现象

    在常压时被胶体及其他聚合物所吸收的水份,在经过220~260℃迴焊(Reflow)时,水份会瞬间气化,进而产生高的内部蒸气压,如果胶体组成不良,则易有胶体剥落之现象产生。

    此外,市场的发展也给FOWLP封装技术带来了一定的挑战。

    根据麦姆斯咨询的一份报告显示,尽管扇入型封装技术的增长步伐到目前为止还很稳定,但是全球半导体市场的转变,以及未来应用不确定性因素的增长,将不可避免的影响扇入型封装技术的未来前景。

    随着智能手机出货量增长从 2013 年的 35% 下降至 2016 年的8%,预计到 2020 年这一数字将进一步下降至 6%,智能手机市场引领的扇入型封装技术应用正日趋饱和。尽管预期的高增长并不乐观,但是智能手机仍是半导体产业发展的主要驱动力,预计 2020 年智能手机的出货量将达 20 亿部。

    FOWLP技术厂家

    在琳琅满目的新技术中,扇出型晶圆级封装运作了近10年之后,现在已成为移动市场的首选。第一代扇出型封装是采用英飞凌(Infineon)的嵌入式晶圆级球闸阵列(eWLB)技术,此为2009年由飞思卡尔(Freescale,现为恩智浦)所推出。但是,集成扇出型封装(InFO)在此之前就只有台积电能够生产!

    一些封测厂正在开发下一波高端智能手机的高密度扇出封装,尽管一些新的、有竞争力的技术正开始在市场上涌现,安靠、日月光、星科金朋等公司却仍在销售传统的低密度扇出封装。低密度扇出,有时也称为标准密度扇出,是整个扇出市场的两大主要类别之一,另一种则是高密度扇出。

    根据日月光的定义,针对移动、物联网及其相关应用,低(或标准)密度的扇出被定义为不到500个输入/输出、以及超过8微米的线宽和间距的封装,而线宽和间距指的是金线或金属轨迹的宽度,以及封装产品中轨迹之间的间距。

    针对中高端应用,高密度的扇出有超过500个输入/输出和不到8微米的线宽/间距。台积电的InFo(集成扇出封装)技术是最引人注目的高密度扇出的例子,它被采用到苹果最新的iphone中。其他的封测厂也在竞相追逐高密度的扇出市场。

    值得一提的是,除去以上10家能提供扇出晶圆及封装的公司,全球第二大晶圆代工厂三星,也在大力研发FOWLP技术。

    此前,三星对FOWLP技术的态度是较为消极的,因为三星对其所拥有的层迭封装技术(PoP;Package on Package)比较自信。但因台积电掌握扇出型封装而夺得苹果A10处理器大单后,三星对FOWLP技术的态度有了很大改观,并积极研发。

    在最近的统计中,有些供应商正在出货或准备出货至少6个或更多不同的低密度扇出技术类型。Yole Développement的分析师Jérôme Azemar说,“从长期来看,这些众多的封装类型没有太多的生长空间,很可能其中一些会消失,或者只是变得越来越相似,尽管他们的名字不同。”

    FOWLP市场规模

    饱受众人所注目的FOWLP封装技术,虽然得以大幅度简化过去需要复杂制程的封装工程,但是,在硅晶圆部分(前段制程),还是必须利用溅镀以及曝光来完成重分布层。 

    到今天为止,在先进的封装制程技术上无论是从覆晶封装(Flip Chip),还是2.5D/3D领域的直通硅晶穿孔技术,制作困难度都不断的增加,投入成本也一直在增加,因此如果想直接跨入FOWLP封装技术领域,实在很难期望一步就能够达成。

    不过虽然如此困难,但各大半导体业者仍旧持续投入大量的研发成本,为的就是期望能早一日进入这一个先进的封装世界。 尤其在台积电在利用FOWLP这个封装技术拿下了APPLE所有iPhone 7的A10处理器而受到注目之后,相信未来并不是只有APPLE,而是所有新一代的处理器都将会导入FOWLP这一个封装制程。

    根据市场调查公司的研究,到了2020年将会有超过5亿颗的新一代处理器采用FOWLP封装制程技术,并且在未来,每一部智能型手机内将会使用超过10颗以上采用FOWLP封装制程技术生产的芯片。研究机构Yole认为,在苹果和台积电的引领下,扇出型封装市场潜力巨大。

    市场调查公司相信,在未来数年之内,利用FOWLP封装制程技术生产的芯片,每年将会以32%的年成长率持续扩大其市场占有,到达2023年时,FOWLP封装制程技术市场规模相信会超过55亿美元的市场规模,并且将会为相关的半导体设备以及材料领域带来22亿美元以上的市场潜力。

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  • 在3DSiP(三维系统级封装)的TSV(硅通孔)的工艺制造过程中,热应力会引发TSV周围的载流子迁移率的改变,进而改变3D系统级封装芯片的性能。针对这一问题,提出了一种TSV热应力释放槽结构,以期解决微机电系统(MEMS)应用的大...
  • 本发明涉及到三维封装领域,具体涉及一种提高TSV热机械可靠性的复合结构及其制造方法。背景技术:TSV(Through-Silicon-Via,...尽管TSV具有诸多优势,但目前仍存在一些不利因素制约TSV技术的发展,包括制备工艺繁琐...

    本发明涉及到三维封装领域,具体涉及一种提高TSV热机械可靠性的复合结构及其制造方法。

    背景技术:

    TSV(Through-Silicon-Via,硅通孔)是一种三维立体封装技术,能进一步提高芯片集成度。与传统封装技术相比较,TSV具有更短的互连路径、更小的信号延迟、更低的功耗,是近年来半导体技术最热门的研究方向之一。尽管TSV具有诸多优势,但目前仍存在一些不利因素制约TSV技术的发展,包括制备工艺繁琐复杂,设计软件和方法的缺失,功率密度增加导致的热机械问题,关键工艺与设备问题以及系统测试难题等。

    其中,热机械可靠性问题对于TSV而言是一个巨大挑战。由于Si和Cu热膨胀系数(CTE)相差较大,封装工艺过程中的热载荷均会引起很大的热应力,甚至会超过Cu的屈服强度,导致Cu产生不可回复的塑性变形,宏观上表现为Cu的凸出和伸入。这种随温度变化的凸出或伸入会造成TSV顶部的重布线层(RDL)的分层,Cu和Si的界面上产生滑移或裂纹,从而降低TSV封装可靠性。

    传统的电镀工艺中,TSV的微观组织在深度方向上不均匀,其中部和底部的晶粒较大,顶部较小,但这种微观组织不稳定,在受热时就会发生晶粒长大,即使在室温下也会发生一定程度的自退火,这种显微组织的变化会降低TSV的可靠性。

    为了提高TSV封装的可靠性,往往会在TSV的制造工艺中加入热退火处理,在400℃以上的高温下保温半小时以上,以达到使显微组织稳定的效果,减少TSV在之后受热载时的热变形。但退伙过程中晶粒会长的更加粗壮,其屈服强度会进一步降低,导致Cu抵御变形的能力下降,因而受热载时变形更为剧烈,严重时甚至破坏重布线层,进而引起TSV的失效。而且增加热退火处理后,必须再增加一次CMP工艺,以去除热退火产生的Cu凸起。所以整个工艺流程的时间更长,成本也变的更高。

    提高Cu的屈服强度可显著减少塑形形变量,而细晶强化是材料科学中最常见的提高屈服强度的方式。Sun等人在Bottom-Up Electrodeposition of Large-Scale Nanotwinned Copper within 3D Through Silicon Via.Materials(Basel)11,doi:10.3390/ma11020319(2018)中通过直接电镀的方式获得了均匀的纳米孪晶微观组织。在电镀液中加入白明胶增加阴极过电势,并在较低的电流密度下,得到了具有<111>取向的圆柱状纳米孪晶,孪晶的厚度在20nm左右。但这种孪晶结构只在TSV径向上具有细晶强化作用,而且在受热载时,具有取向的孪晶结构因剪切应力而更易发生界面滑移变形,高温时甚至发生晶界滑移。由于TSV中Cu受力不均匀,而织构会加剧TSV变形的不均匀性。

    技术实现要素:

    针对上述工艺中TSV的缺点,根据本发明的一个方面,提出了一种提高TSV热机械可靠性的复合结构设计。通过设计Cu在深度方向上的晶粒尺寸变化,达到中部和底部的较大晶粒,而顶部为细晶的复合结构,这种结构可以显著提高TSV顶部区域Cu的屈服强度,减少Cu受热载时的塑性变形,增强TSV可靠性。本发明通过形成TSV的复合结构,显著改善了TSV的可靠性,同时还可省去TSV制作过程中的热退火和相应的CMP工艺,能节省时间成本和工艺成本,提高效率,且具有一定的工艺灵活性。

    根据本发明的一个实施例,提供一种TSV复合结构,包括:形成在晶圆上的盲孔;设置在所述盲孔内表面上的绝缘层;以及填充所述盲孔的导电金属,所述导电金属包括处于顶部的细晶区以及处于中部和底部为粗晶区,所述细晶区的晶粒直径不大于所述粗晶区的晶粒直径。

    在本发明的一个实施例中,所述细晶区内分散碳纳米管CNT。

    在本发明的一个实施例中,所述碳纳米管CNT是直径小于10nm,长度小于100nm。

    在本发明的一个实施例中,所述细晶区的晶粒直径在0.05~0.5微米的范围内,所述粗晶区的晶粒直径在0.5~5微米的范围内。

    在本发明的一个实施例中,所述细晶区的高度与TSV的直径的比值在0.2~2之间。

    根据本发明的另一个实施例,提供一种TSV复合结构的制造方法,包括:

    在晶圆上制作TSV盲孔;

    在所述TSV盲孔的内表面上形成绝缘层;

    在所述绝缘层上形成种晶层;

    在所述种晶层上形成电镀掩膜;

    进行电镀Cu,填充TSV的底部和中部区域,形成粗晶区;

    进行Cu/碳纳米管CNT复合电镀,填充TSV的顶部区域,形成细晶区,其中所述细晶区的晶粒直径不大于所述粗晶区的晶粒直径;以及

    去除掉干膜、绝缘层、种晶层和电镀溢出的Cu部分。

    在本发明的另一个实施例中,电镀Cu的工艺包括:

    配置基础电镀液:电镀Cu镀液采用甲基磺酸体系,其中甲基磺酸铜80g/L,甲基磺酸20g/L,氯离子50ppm;

    增加添加剂:加速剂DVF-B 5.5ml/L,抑制剂DVF-C 20ml/L,整平剂DVF-D 5ml/L,并用磁控搅拌器进行搅拌;

    对晶圆进行预浸润和抽真空处理;

    将晶圆和Cu阳极平行放入镀液,电压10V,电流10mA/cm2,进行电镀;

    待TSV底部和中部填充完毕后,取出晶圆并用去离子水冲洗。

    在本发明的另一个实施例中,所述Cu/碳纳米管CNT复合电镀工艺包括:

    配置基础电镀液:电镀Cu镀液采用甲基磺酸体系,其中甲基磺酸铜80g/L,甲基磺酸20g/L,氯离子50ppm;

    加入已分散在水中的CNT溶液,50ml/L,并用磁力搅拌器搅拌;

    对晶圆进行预浸润和抽真空处理;

    将晶圆和Cu阳极平行放入镀液,电压10V,电流30mA/cm2,进行电镀;

    待填充完毕后,取出晶圆并清洗。

    在本发明的另一个实施例中,所述去除掉干膜、绝缘层、种晶层和电镀溢出的Cu部分包括:

    使用氢氧化钠溶液去除干膜层并用去离子水清洗;

    使用氨水和双氧水的混合液去除Cu种子层3并用去离子水清洗;

    通过CMP工艺去除电镀溢出的Cu。

    在本发明的另一个实施例中,在所述TSV盲孔的内表面上形成绝缘层包括通过干氧热氧化的方式在晶圆表面以及盲孔的内表面上形成一层二氧化硅层作为绝缘层。

    与现有的TSV技术相比,本发明的有益效果是:

    本发明通过两次电镀,使TSV顶部区域获得细晶结构,提高屈服强度,减少TSV的热变形,提高可靠性。虽然呈现细晶结构,但由于CNT(碳纳米管)的存在,导电性并没有明显降低,CNT作为纤维增强相,提高了机械稳定性。微观上,由于CNT尺寸较小,CNT的存在会阻碍晶界移动,避免细晶的长大,从而达到微观结构的稳定性。

    附图说明

    为了进一步阐明本发明的各实施例的以上和其它优点和特征,将参考附图来呈现本发明的各实施例的更具体的描述。可以理解,这些附图只描绘本发明的典型实施例,因此将不被认为是对其范围的限制。在附图中,为了清楚明了,相同或相应的部件将用相同或类似的标记表示。

    图1示出根据本发明的一个实施例的TSV复合结构的横截面示意图。

    图2示出根据本发明的一个实施例的形成TSV复合结构的过程的流程图。

    图3A至图3I示出根据本发明的一个实施例的形成TSV复合结构的过程的横截面示意图。

    具体实施方式

    在以下的描述中,参考各实施例对本发明进行描述。然而,本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中,未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地,为了解释的目的,阐述了特定数量、材料和配置,以便提供对本发明的实施例的全面理解。然而,本发明可在没有特定细节的情况下实施。此外,应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

    在本说明书中,对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

    在本发明的实施例中,结合盲孔电镀Cu和Cu/碳纳米管CNT复合电镀,在TSV的中部和底部进行盲孔电镀Cu,而在TSV的顶部区域进行Cu/碳纳米管CNT复合电镀,Cu/CNT复合电镀使得TSV的顶部区域形成细晶结构,而盲孔电镀Cu使TSV的中部和底部仍保持较大的晶粒,从而形成了稳定的可提高TSV整体可靠性的复合结构。并且由于CNT尺寸较小,对Cu晶粒晶界的移动具有阻碍作用,避免了晶粒长大,因而其细晶显微组织具有很好的稳定性。除此之外,由于CNT的导电性良好,一定程度上弥补了由于晶粒细小带来的电阻变大的影响。

    图1示出根据本发明的一个实施例的TSV复合结构100的横截面示意图。如图1所示,TSV复合结构100包括形成在晶圆110上的盲孔120、设置在盲孔120内表面上的绝缘层130以及填充盲孔120的导电金属。该导电金属包括处于顶部的细晶区141以及处于中部和底部为粗晶区142。

    在本发明的实施例中,晶圆110可采用无氧化层的晶圆,单面抛光即可。

    盲孔120可通过光刻和刻蚀形成在硅晶圆上,通过刻蚀形成的孔具有较好的陡直度。例如,可采用刻蚀和钝化交替进行的Bosch工艺,实现可控的侧向刻蚀。TSV的深度H与宽度D的比值(H/D,参见图1)在2:1~50:1的范围内。

    绝缘层130可以是二氧化硅层,其厚度在0.1~2微米的范围内,在盲孔120侧壁和底部具有较好的均匀性。可采用热氧化技术,在晶圆表面和孔内氧化出一层致密的二氧化硅薄膜。在本发明的具体实施例中,优选采用干氧氧化方式,以获得干净的硅-二氧化硅界面。

    导电金属为通过电镀形成的Cu金属。

    具体而言,可首先形成电镀种晶层。可采用磁控溅射在硅晶圆表面和孔壁上依次溅射上Ti和Cu的金属薄膜,其中Ti作为粘附阻挡层,Cu作为电镀种晶层。

    接下来,为防止晶圆在电镀时整面电镀,因而在电镀前在硅晶圆上形成电镀掩膜;然后进行光刻,采用套刻方式以露出TSV孔。电镀掩膜可选用干膜,即,电镀前在晶圆上单面贴干膜,再进行光刻图形化。所选干膜为既能防止导电、又能避免镀液从粘贴干膜的一侧扩散进入TSV内的有机或无机薄膜。所述的绝缘膜的厚度可以在0.1微米以上,以防止覆盖部分电镀沉积铜。

    接下来,分两步进行TSV的电镀。第一步采用Cu电镀工艺,将晶圆盲孔一面与阳极对面平行放置于镀液中,使用较小的电流密度填充TSV孔的底部和中部区域,电镀填充时,为了获得无孔洞的填充,须在镀液中加入添加剂,分别为加速剂、抑制剂和整平剂,电镀阳极采用铜平板或含磷铜平版。第二步采用Cu/CNT复合电镀的方式,采用较大电流密度填充TSV顶部区域,获得细晶组织,电镀填充TSV顶部时,此时深宽比小,可不使用添加剂填充,CNT已在镀液中分散好,CNT的直径优选在10nm以下,长度在100nm以下。在Cu/CNT复合电镀的过程中,TSV顶部区域获得细晶结构,CNT作为纤维增强相分散在晶粒之间,这一方面提高屈服强度,减少TSV的热变形,提高可靠性,另一方面由于CNT的存在,导电性并没有明显降低,提高了机械稳定性。微观上,由于CNT尺寸较小,CNT的存在会阻碍晶界移动,避免细晶的长大,从而达到微观结构的稳定性。

    然后,用氢氧化钠溶液除去干膜光刻胶并用去离子水清洗,使用氨水和双氧水的混合液去除Cu种子层并用去离子水清洗,再使用CMP工艺去除电镀Cu时的溢出部分。所使用的氢氧化钠水溶液的质量浓度为5%~40%;所使用的氨水和双氧水的混合液中氨水与双氧水体积比为40:1~1:1之间。

    通过上述方法形成的铜的晶粒尺寸会延深度变化,在细晶区141,晶粒直径在0.05~0.5微米的范围内,而在粗晶区142,晶粒直径在0.5~5微米的范围内。

    通过测试,TSV顶部区域的屈服强度达到500~800MPa,中部和底部的屈服强度在100~300MPa。并且,TSV顶部的细晶结构能稳定存在,不会发生晶粒长大,在室温下不会发生自退火,温度升高后,显微组织依然保持稳定。

    在本发明的实施例中,细晶区141的高度h(参见图1)与TSV的直径D的比值在0.2~2之间。

    下面结合图2和图3A至图3I详细介绍形成TSV复合结构的过程。图2示出根据本发明的一个实施例的形成TSV复合结构的过程的流程图。图3A至图3I示出根据本发明的一个实施例的形成TSV复合结构的过程的横截面示意图。

    首先,在步骤210,进行晶圆预处理。晶圆可采用500微米厚度的单面抛光无氧化的硅晶圆310,如图3A所示,进行预处理包括:

    a、使用3%氢氧化钠溶液清洗晶圆表面,去除油脂等脏污;

    b、使用去离子水冲洗晶圆表面,再进行甩水处理;

    c、在90摄氏度下烘干10min。

    在步骤220,采用光刻刻蚀在晶圆上制作盲孔320,如图3B所示。

    在本发明的一个实施例中,制作盲孔可包括:

    a、在晶圆上旋涂13微米的正型光刻胶,并用烘箱进行烘胶处理;

    b、进行光刻显影后,用去离子水冲洗并进行甩水;

    c、对光刻完的晶圆进行后烘,提高光刻胶的硬度和抗刻蚀性。

    d、使用Bosch工艺进行深硅刻蚀,制作盲孔;

    e、使用氢氧化钠溶液去除表面光刻胶,并用去离子水清洗晶圆;

    在步骤230,形成绝缘层330,如图3C所示。可采用干氧热氧化的方式在硅晶圆表面形成一层厚度约0.5微米的二氧化硅层。

    在步骤240,形成种晶层340,如图3D所示。可采用磁控溅射制作30nm厚的钛阻挡层和50nm厚的铜种晶层。

    在步骤250,形成电镀掩膜。如图3E所示,首先在硅晶圆表面粘贴干膜350,厚度为2微米。具体的粘贴干膜的工艺包括:

    a、使用热板加热晶圆,在60℃下保温10min;

    b、粘贴干膜光刻胶;

    c、压膜机110℃滚动压膜;

    d、使用烘箱在80℃下保温30min,待室温后进行光刻。

    然后,如图3F所示,进行干膜光刻,需要与步骤220中的光刻进行套刻。具体的干膜光刻工艺包括:

    a、光刻显影完毕后,用去离子水冲洗并甩水处理;

    b、使用烘箱在80℃下保温30min。

    在步骤260,进行第一步电镀Cu,填充TSV的底部和中部区域,形成粗晶区360,如图3G所示。

    在本发明的一个实施例中,具体的电镀Cu工艺可包括:

    a、基础电镀液:电镀Cu镀液采用甲基磺酸体系,其中甲基磺酸铜80g/L,甲基磺酸20g/L,氯离子50ppm;

    b、添加剂:加速剂DVF-B 5.5ml/L,抑制剂DVF-C 20ml/L,整平剂DVF-D 5ml/L,并用磁控搅拌器进行搅拌;

    c、对晶圆进行预浸润和抽真空处理;

    d、将晶圆和Cu阳极平行放入镀液,电压10V,电流10mA/cm2,进行电镀;

    e、待TSV底部和中部填充完毕后,取出晶圆并用去离子水冲洗。

    在步骤270,进行第二步电镀,Cu/CNT复合电镀填充TSV的顶部区域,形成细晶区360,如图3H所示。在图3H中,示出了细晶区370的局部放大图。

    在本发明的一个实施例中,具体的Cu/CNT复合电镀工艺包括:

    a、配置镀液:基础电镀液与步骤260中一样,加入已分散在水中的CNT溶液,50ml/L,并用磁力搅拌器搅拌;

    b、对晶圆进行预浸润和抽真空处理;

    c、将晶圆和Cu阳极平行放入镀液,电压10V,电流30mA/cm2,进行电镀;

    d、待填充完毕后,取出晶圆并清洗。

    在步骤280,去除掉干膜、绝缘层、种晶层和电镀溢出的Cu部分,如图3I所示。具体的去除工艺可包括:

    a、使用氢氧化钠溶液去除干膜层并用去离子水清洗;

    b、使用氨水和双氧水的混合液(氨水与双氧水体积比在40:1~1:1之间)去除Cu种子层3并用去离子水清洗;

    c、CMP工艺去除电镀溢出的Cu。

    本发明可以制造出TSV顶部的细晶区,而且显微细晶组织稳定,提高Cu的屈服强度,增强TSV可靠性,可以省去TSV制作过程中的热退火和CMP工艺,降低成本,提高效率,且制备工艺灵活。

    尽管上文描述了本发明的各实施例,但是,应该理解,它们只是作为示例来呈现的,而不作为限制。对于相关领域的技术人员显而易见的是,可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此,此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制,而应当仅根据所附权利要求书及其等同替换来定义。

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  • 文章:TSV对3DIC集成系统级封装热性能的影响 编号:JFKJ-21-765 作者:炬丰科技 摘要 在传热和CFD(计算流体动态)分析的基础上,本文研究了三维IC集成系统(SiP)与TSV(通过硅通过)插入器/芯片的热性能。用...

    书籍:《炬丰科技-半导体工艺》

    文章:TSV对3DIC集成系统级封装热性能的影响

    编号:JFKJ-21-765

    作者:炬丰科技

    摘要

    在传热和CFD(计算流体动态)分析的基础上,本文研究了三维IC集成系统(SiP)与TSV(通过硅通过)插入器/芯片的热性能。用测定各种铜填充、铝填充的聚合物直径、螺距和长径比的等效导热系数,三维ICSiP与各种TSV插入器的连接温度和热阻,三维叠加8个TSV存储芯片的连接温度和热阻,测定TSV芯片厚度对其热点温度的影响。为方便的工程实践提供了有用的设计图表和指南。

    介绍

       3D集成电路集成有许多关键问题,例如。EDA(电子设计自动化)软件不常见;缺乏测试方法和设备;需要KGD知识;快速芯片与慢速芯片混合;大芯片与小芯片混合;通常需要微型泵;对准的设备精度;工艺过程中的晶片减薄和薄晶片处理;热管理问题;3D检查问题;缺乏3D专业知识、基础设施和标准;3D集成电路集成通常需要TSVsTSV成本高于引线键合;TSV大批量生产工具缺乏昂贵;TSV设计指南并不常见;缺乏TSV设计软件;TSV技术通常需要微型泵;缺乏TSV的测试方法和软件;铜填充有助于散热,但会增加TCE(热膨胀系数);铜填充需要很长时间(吞吐量低);TSV晶圆产量(> 99.9%)的苛刻要求;由于三氯乙烯失配引起的TSV晶片翘曲:所有过程中薄TSV晶片的处理;高姿态的TSV很难以高产率制造比率;TSV检验方法;TSV缺乏专业知识、基础设施和标准。

    本研究以传热学理论为基础,研究了具有TSV插入物和存储芯片堆叠的高性能封装的热性能。结果绘制在有用的设计图表中,便于工程实践,并提供设计指南。

    TSV插入物/芯片的等效热导率

         4显示了5个不同纵横比(A)的不同TSV,定义为A =深度(0.3毫米)TSVs平均直径。晶片的厚度为300 lm,锥形铜填充TSV的蚀刻角为85°。5和图6分别示出了TSV内插器芯片的等效热导率随TSV纵横比的变化,对于法向(z方向)的等效热导率,keqz,以及平面方向(xy方向)的等效热导率,keqx = keqy可以看出对于固定的间距,当纵横比减小时,铜填充的TSV内插器芯片的等效热导率增加,这在纵横比很小时尤其敏感范围从2到4,以及对于较大直径的TSV,所有方向的等效热导率较大。

    图7示出了铜填充的TSV间距对厚度为300 lm且平均直径为75 lm的TSV内插器/芯片的等效热导率的影响。可以看出:(1)当TSV间距减小时,TSV中介层/芯片的等效热导率增大;(2)等效热导率大于纯硅材料的等效热导率;(3)z方向(keq,z)的等效热导率大于x和y方向(keq,x和keq,y)的等效热导率,以及(4)等效热导率对较小的TSV间距更敏感。

    1112示出了具有不同填充材料的TSV内插器/芯片的等效热导率,分别是(a)在法线方向和(b)在平面方向。假设晶片厚度为0.3毫米,镀铜厚度为10 lm,纵横比为4.可以看出,总的趋势是等效导热系数随着填充材料导热系数的增加而增加。然而,出于与上一节所述相同的原因,填充材料对TSV等效热导率的影响可以忽略不计。

     

     

    TSV插件/芯片对封装热性能的影响

         封装的结至环境热阻通常用作描述封装热性能的指标,热阻越高,封装的热性能越差。封装的结至环境热阻(Rja)可以表示为Rja = (Tj Ta)/P,其中Tj和Ta分别表示结温和环境温度,P为芯片的总功耗。

    图14显示了具有不同芯片功耗的封装的结至环境热阻。可以看出:(1)热阻随着芯片功率的增加而减小(这是因为高芯片功率引起高封装温度,因为引起了如此高的传热系数,并且从封装中移除了更多的热量),以及(2)TSV封装的热阻低于没有TSV的封装的热阻(这是因为TSV内插器/芯片的扩散效应)。图2中的虚线。14表示结温分别等于85℃和125℃时热阻和芯片功率之间的关系。


     

    结论

     本研究建立了提取TSV插入器/芯片等效导热率的方法。同时,还提取了具有不同TSV参数的插入器/芯片的等效导热率。此外,还进行了建模和仿真,以确定了TSV交互器/芯片对三维SiP热性能的影响。一些重要的结果总结如下。

    通过与仿真结果相关,证明了所提出的含铜TSV芯片等效导热系数的经验方程的准确性。通过降低TSV的螺距和长宽比,增加部分填充的填充材料,可以提高TSV插入器/芯片的等效导热率。

    对于正在考虑的TSV插入器/芯片,TSV插入器/芯片的等效导热系数对0.1mm到0.3mm之间的TSV间距,以及2到4之间的长宽比非常敏感。TSV间距越好,铜镀厚度对等效导热系数的影响就越敏感。当填料材料的导热率小于纯硅时,填料材料对TSV插入器/芯片在正常方向(z方向)上的等效导热率的影响可以忽略不计。TSV互感器/芯片由于扩散效应而提高了3DSiP的热性能。

    当TSV插入器/芯片尺寸从2121mm增加到4545mm时,连接到SiP与环境的热阻降低了14%。当TSV插入器/芯片厚度从50lm增加到400lm时,连接到SiP的环境热阻降低了11%。堆叠TSV芯片数量越多,最大结温度越高。因此,堆叠芯片的数量受到允许的热预算的限制。

    芯片厚度对三维SiP的热性能起着非常重要的作用。芯片越薄,最大结温度和热阻越高。对于目前的边界条件,芯片越薄,热点强度越强。当芯片厚度为50lm或以下时,热点对芯片厚度非常敏感。在3DTSV芯片上区分重叠热源对的差距越大,如果热源对不靠近芯片的边缘,那么热性能就越好。区分3DTSV芯片上的交错热源对比重叠热源对具有更好的热性能。

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  • 文章:3D-TSV集成的材料和工艺研究进展 编号:JFKJ-21-755 摘要 3D集成中的各种过程需要考虑多种材料。这些材料对于关键工艺的发展至关重要,例如穿层过孔(TSV)、晶圆和芯片键合以及晶圆处理。本文回顾...

    书籍:《炬丰科技-半导体工艺》

    文章:3D-TSV集成的材料和工艺研究进展

    编号:JFKJ-21-755

    摘要

    3D集成中的各种过程需要考虑多种材料。这些材料对于关键工艺的发展至关重要,例如穿层过孔(TSV)、晶圆和芯片键合以及晶圆处理。本文回顾了一些可变材料和工艺的最新进展,比较了它们的优势和技术挑战,并讨论了实现完全三维TSV集成的选择。

    介绍

    半导体技术是过去半个世纪中最强大的技术之一,它遵循著名的摩尔定律呈指数级发展。从单核微处理器(CPU),到双核、四核、现在的六核,以及48核和80核的演示,再加上256核或更多的图形处理单元(GPU),半导体技术对于许多应用来说已经足够强大了。另一方面,快速的技术发展一直在推动功能多样化的“超越摩尔”应用,如模拟/射频、高压电源/能源、无源器件、传感器/执行器、生物芯片和生物医疗设备。钥匙技术被称为系统封装(SiP)。

    3D集成有几个关键障碍:

    • 创建合适的3D技术平台
    • 关键三维处理技术的创新
    • 三维基础设施(设备、ECAD工具和标准)的开发 三维集成系统性能的仿真和建模

    可靠性、产量和成本。

    TSV工艺和材料

       图3显示了TSV技术的一个例子:一个带有环形铜硅晶体管的三维集成模块。使用环形(空心圆柱形)铜硅晶体管可以将铜和硅之间的CTE失配引起的热机械应力问题降至最低。

    表一总结了TSV进程的主要方法。如表二所示,探讨了TSV工艺的各种材料;其中,具有TaN势垒和二氧化硅、氮化硅绝缘体衬垫的铜TSV已被广泛研究,并正准备大规模生产宽输入输出3D图形显示模块和具有TSV硅内插器的巨型现场可编程门阵列。

     

     

    键合是三维超集成的关键使能工艺技术,因为它机械地并且通常是电地连接功能层。然而,由于不同的处理环境和要求,CoC、CoW和WoW 3D平台使用不同的粘合方法。对于WoW 3D平台,已经研究了多种材料,并将其简化为几个可变的选择,如图4所示,其中无空隙粘合是关键要求。

    对于CoC 3D平台,低吞吐量是一个重要问题;因此,粘合过程必须在大气中进行,这限制了所使用的材料。金属间化合物或固-液相互扩散(SLID)结合(例如,。如图6所示的铜、锡,或铜、锡、银族)和共晶结合(例如,。探讨了InAu)。这种键合使用微凸点,其尺寸、材料以及工艺条件都必须小心控制。尽管已经取得了巨大的进展,但大的应力和电迁移(EM)通常会导致热机械故障。


     

    芯片和晶圆对准工艺和材料

       芯片和晶圆对准可以是使用商业工具的纯机械过程,例如倒装芯片焊接机、芯片到晶圆3D对准器/焊接机或晶圆到晶圆对准器。已经研究了许多方法。然而,机械对准可能达不到对准精度或所需的吞吐量,尤其是对于CoC和CoW 3D平台。为了解决这些问题,开发了锁间对准机制、自组装工艺和对准硅模板。

         图7所示,正在开发的校准模板方法使用厚聚合物来预定义校准角,这对于CoW 3D平台特别有用。这种方法从一个主晶片和一个芯片晶片开始。芯片晶片是堆叠在主晶片上的芯片的来源。在主晶片上制造低应力聚合物模板以限定对准角。然后,通过将每个芯片移动到相应模板的一个角落,所有芯片立即自动对准主晶片。最后,通过研磨和抛光使顶部芯片的衬底变薄。通过重复这里描述的处理流程,可以实现多个CoW堆叠的集成电路层。图11显示了这种CoW 3D平台的可行性演示,其中12米厚的BCB作为模板材料,铜(小于1米)作为粘合金属。

     

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