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  • TSV封装中互连之间的差分串扰建模
  • TSV封装技术

    2021-01-20 06:33:10
    硅通孔技术(Through Silicon Via, TSV)技术是一项高密度封装技术,正在逐渐取代目前工艺比较成熟的引线键合技术,被认为是第四代封装技术。TSV技术通过铜、钨、多晶硅等导电物质的填充,实现硅通孔的垂直电气互连...
  • TSV封装中阻抗不连续差分对互连结构的宽带寄生参数建模
  • 三星的新创新被认为是大规模生产高性能芯片所面临的的最具挑战性的封装技术之一,因为它需要极高的精度才能通过拥有60,000多个TSV孔的三维配置垂直互连12个DRAM芯片。其封装的厚度(720㎛)与当前的8层高带宽存储器2...

    来源:半导体行业观察

    先进半导体技术的全球领导者三星电子有限公司今天宣布,已开发出业界首个12层3D-TSV(硅穿孔)技术。

    三星的新创新被认为是大规模生产高性能芯片所面临的的最具挑战性的封装技术之一,因为它需要极高的精度才能通过拥有60,000多个TSV孔的三维配置垂直互连12个DRAM芯片。

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    其封装的厚度(720㎛)与当前的8层高带宽存储器2(HBM2)产品相同,这在元器件设计上是一项重大进步。这将帮助客户发布具有更高性能容量的下一代大容量产品,而无需更改其系统配置设计。

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    此外,3D封装技术还具有比当前现有的引线键合技术更短的芯片间数据传输时间,从而显着提高了速度并降低了功耗。

    三星电子TSP(测试与系统封装)执行副总裁Hong-Joo Baek表示:“随着各种新时代的应用(例如人工智能(AI)和高性能计算(HPC)),确保超高性能存储器的所有复杂性的封装技术变得越来越重要”。“随着摩尔定律的扩展达到其极限,预计3D-TSV技术的作用将变得更加关键。我们希望站在这一最新的芯片封装技术的最前沿”,他进一步指出。

    依靠其12层3D-TSV技术,三星将为数据密集型和超高速应用提供最高的DRAM性能。而且,通过将堆叠层数从8个增加到12个,三星很快将能够批量生产24 GB *高带宽内存,其容量是当今市场上8GB高带宽内存的三倍。

    三星将凭借其尖端的12层3D TSV技术满足快速增长的大容量HBM解决方案市场需求,并希望巩固其在高端半导体市场的领先地位。

    延伸阅读:三星的先进封装布局

    今年上半年,三星电子宣布将收购子公司三星电机的半导体封装PLP事业。据韩媒《Moneys》报导,相关人士指出,双方已经完成收购PLP项目的协议,将在30日的理事会进行讨论,并在月底或下个月初公布。

    但谈到为何三星电子要收购三星电机PLP事业的原因?可能要回顾到2015年三星的一场败仗。当初苹果手机的处理器由台积电、三星电子分别生产,但台积电自己研发出扇出型晶圆级封装技术(InFO FOWLP)技术后,不仅首次在手机处理器上商用化,并以此技术击退三星电子,拿下到2020年为止的独家合约。

    这是三星电子忽视半导体封装技术所付出的代价,封装技术是指硅芯片加工完毕后的包装作业,该工程为的是要保护芯片不受外部湿气、杂质影响,并使主要印刷电路板能够传送信号。该工程在半导体制程中属于后期工程,相对来说较不受关注,但也是会影响半导体性能的一个重要环节。

    据韩媒《etnews》报道,三星有之前的沉痛经验后,在2015年成立特别工作小组。以三星电子子公司三星电机为主力,与三星电子合力开发“面板级扇出型封装”FOPLP),FOPLP是将输入/输出端子电线转移至半导体芯片外部,提高性能的同时,也能降低生产成本。特别的是FOPLP是利用方型载板进行竞争的技术,比FOWLP的生产效率要高。

    据拓璞产业研究所介绍,三星 FOPLP与台积电InFO-WLP的技术比较,最大不同在于封装尺寸的大小差异,若依现行晶圆尺寸,InFO-WLP技术最大只能以12寸大小为主,但该技术却可透过垂直堆栈方式,将芯片整合于PoP(Package on Package)型式,强化整体元件的功能性。

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    三星的FOPLP技术则是另一种思考模式,先将晶圆上的芯片切割好后,再置于方型载板中进行封装,而方型载板的面积最大为24寸×18寸,FOPLP技术将使整体封装数量大幅提升,并有效缩减成本。

    三星电机成功实现FOPLP的开发与商用化,去年三星电子推出的智能手表Galaxy Watch,其中的处理器就是该技术的成果。虽然三星顺利取得FOPLP初步成果,但该技术还有许多不足的地方,外界分析指出,拥有高性能半导体的智能手机用处理器封装技术之外,还需要能供应给数千万台智能手机的生产力,但目前三星电子FOPLP技术只能应用在智能手表处理器上,尚未有智能手机用的处理器产品,此外也只有一条FOPLP产线。

    对于收购一案,《etnews》指出,业界分析认为,三星电机投资力不足,三星电子的资源能取代三星电机,并让技术与生产力快速提升,在2020年苹果与台积电合约结束后,有机会重新争取苹果订单的机会。半导体封装业界相关人士认为:“若想供给2021年iPhone用的处理器,三星得做出万全的准备。这样的话今年就得开始进行设备投资等,三星电子和三星电件也将为此进行协议。”

    若是收购成功,预计三星电子也能借此加强半导体封装竞争力。近期三星电子加快7纳米、5纳米等制程发展,随着三星电子推进细微工程,封装技术能发挥的效用也会越趋明显。

    另一方面,三星电子为扩大半导体封装技术阵容,不仅开发FOPLP,也开发FOWLP技术,若三星正式投资半导体封装,FOPLP和FOWLP等半导体封装技术的发展也值得期待,半导体封装产业的重要性凸显后,预计也能刺激该产业,目前韩国nepes公司也拥有新一代FOPLP、FOWLP封装技术。

    目前,两公司对事业转移、并购等可能性三缄其口。三星电机相关人士表示:“尚未做出PLP相关事业转移的决定”。但三星电子收购三星电机PLP事业一事,不论目的是要夺回苹果订单、加强封装竞争力,或是扩大代工和非存储器事业,都倍受外界关注。

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  • 3D封装与硅通孔TSV工艺技术,通过硅通孔(TSV)铜互连的立体(3D)垂直整合,目前被认为是半导体行业最先进的技术之一。硅片通孔(TSV)是三维叠层硅器件技术的最新进展。 TSV是一种重要的开发技术,其利用短的垂直...
  • 建立了具有不同螺距,直通Kong和圆锥台的TSV热模型。 获得了仿真结果,并将其与引线键合结果进行了比较。 结论是TSV技术的散热效果优于引线键合技术。 在相同的TSV间距下,散热效果与TSV形状无关。
  • Lau 当前,3D封装技术正席卷半导体行业,引起整个行业的广泛关注。如今摩尔定律趋缓,而3D封装技术将会取而代之成为新的发展方向。因此各家公司一直在大力投资3D封装技术,以便占据良好的竞争优势。图1展示了3D封装...

    转载自半导体百科

    作者:John H. Lau

    当前,3D封装技术正席卷半导体行业,引起整个行业的广泛关注。如今摩尔定律趋缓,而3D封装技术将会取而代之成为新的发展方向。因此各家公司一直在大力投资3D封装技术,以便占据良好的竞争优势。

    图1展示了3D封装技术的潜在应用和大批量制造(HVM)。基本上它可以分为4类:存储芯片堆叠,宽 I / O储存芯片(或逻辑芯片堆叠),宽I / O DRAM和宽 I / O接口(或2.5D集成电路)。

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    图1:Potential application and high-volume manufacturing of 3D IC integration

    • 存储芯片堆叠

    图1最左端图示是Samsung公司在2006年发布的最简单的存储芯片堆叠示意图。这些芯片可能是DRAM(动态随机存取存储器)或I/O数量少于100的NAND闪存(确切地说是78个)。很重要的一点是,这种存储芯片附在有机基板上,即使采用八个芯片堆叠,它们的总厚度(560μm)仍小于普通芯片的厚度。遗憾的是,由于成本问题和引线键合技术的竞争,使用TSV(Through Silicon Via,硅通孔技术)的存储器芯片堆叠目前尚未针对消费产品进行批量生产。目前,Samsung正在开发的下一代服务器产品,很可能考虑采用DDR4(双信道四次同步动态随机存取内存)SDRAM(同步动态存储器)。

    • 宽I / O存储或逻辑堆叠

    图1左侧第二个图示显示了一个宽I / O存储器,它由低功耗和宽带存储器组成,通常具有数千个接口引脚。该I / O存储器被称为有源转接板,能够被具有TSV结构的CPU /logic或SoC支持,连接在有机基板上。由于智能手机等移动产品的需求,诸如Samsung公司等已经制造发布该样品。不幸的是,设计公司的基础设施(包括制定行业标准,商业模式和提出有竞争力的价格)都需要时间准备,还未完善。逻辑堆叠便属于这一类。

    • 宽I / O DRAM(HMC)

    图1右侧的第三列图示显示了一个宽I / O DRAM。Samsung已经至少三年发表了有关此主题的论文,最后一次,在2011旧金山召开的IEEEISSCC会议上,Samsung展示了一个带有TSV结构的主控制器逻辑芯片(或SoC)上有两个DRAM的样品,该芯片被称为有源转接板。对于这种DRAM,硅通孔和接口引脚的数量略多于1000个。JEDEC标准将此结构定义为在四个通道中具有1200个I/ O引脚(http://www.jedec.org/)。该宽I / O DRAM模块附在有机基板上。近日,由Micron,Samsung,Altera,ARM,Hewlett-Packard,IBM,Microsoft,Open-Silicon,SKHynix和Xilinx等公司组成的HybridMemory Cube(HMC)联盟宣布,将在今年年底前向公众发布一个行业规范。该规范主要针对高性能网络、工业、测试和测量应用。IBM还建议将此用于高端服务器。

    • 无源转接板的宽I / O接口(2.5DIC封装)

    图1最右侧图示显示了用于路由/通信/下一代服务器/高性能应用的宽I / O接口。摩尔定律芯片如memory/ ASIC / CPU / ...... 的I/ O数量在几百到几千之间,他们由一片具有TSV和再分配层(RDL)的硅片相连。图1最右侧示例从Xilinx[3-6]的论文中截取,其中FPGA(现场可编程逻辑门阵列)由TSMC的28nm工艺技术制造,转接板为65nm工艺制程。顶部有四个RDL,可让这四个FPGA在很短的距离内相互通信。

    下面将对这四组潜在应用的技术流程和3D IC集成技术的HVM进行讨论。HMC中存储芯片堆叠和DRAM的厚度≤50μm。此外,有源和无源转接板厚度≤200μm。本文仅仅考虑芯片-晶圆(C2W)键合(不探讨材料和设备等)。尽管EDA(electronicdesign automation,电子设计自动化)非常重要,本文也不对其进行讨论。同样,像Samsung和TSMC这样想要成为技术的纵向一体化公司(即做到这一切),也不在本文讨论范围。

    TSV时代之前的技术流程

    在TSV时代之前的技术流程已经被很好地定义和理解。TSV时代之前技术流程描述如下:

    FEOL(前段)。这是IC制造的第一部分,其中对各个器件(例如晶体管或电阻器)进行了图形化。该过程是从裸晶片到(但不包括)金属层的沉积。FEOL通常在fab中进行。

    BEOL(后段)。这是有源器件在晶片上布线连接的制造过程。该过程从第一层金属开始到具有钝化的PAD。它还包括绝缘体和金属接触,称为MOL(中段)。术语“MOL”很少使用,此工艺常包含在BEOL中。同样,BEOL通常在fab中完成。

    OSAT(外包半导体组装和测试)。当钝化后的晶片从fab接收后,将进行电路测试/凸点/减薄/划片/引线键合/倒装芯片/注塑成型/植球/成品测试。

    TSV时代的技术流程

    TSV时代技术流程主要分三部分讨论:

    A)谁制造TSV?

    B)谁负责MEOL?

    C)谁执行关键步骤(包括FEOL,MOL,BEOL,TSV,MEOL,组装和测试)以及谁将负责完成图1所示的四种3D封装制程。

    A) 谁制造TSV

    以下TSV制造工序将会对多种因素产生影响,因此必须予以区分。

    Via-First工艺制备TSVs:TSVs在FEOL工艺之前制造,并且只能由fab完成。因为器件的制备(例如晶体管)比TSV重要得多,因此很难在fab中完成TSV工艺。

    Via-Middle工艺制备TSVs:TSVs在FEOL(例如晶体管)和MOL(例如金属接触)之后,在BEOL(例如金属层)之前制备。在这种工艺下,由于TSV制造过程介于它们之间,因此BEOL工艺不再包含MOL(图2和图3)。由于工艺流程和设备的兼容性,通过Via-Middle工艺制备的TSV通常也由fab完成。

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    图2:Critical steps and ownerships for (face-to-back) wide I/O memory using the TSVvia-middle fabrication process.

    Via-Last工艺制造的TSVs(从晶圆正面):在FEOL,MOL和BEOL工艺之后制造TSV。迄今为止,没有一篇论文发表过相关报道。

    Via-Last工艺制造TSVs(从晶圆背面):在FEOL,MOL和BEOL工艺之后制造TSV。CMOS图像传感器就是一个例子。但严格来说,CMOS图像传感器不是3D IC集成工艺的示例。对于CMOS器件,Leti等人发表的论文提供了唯一可信的证据。但是,由于工艺和技术问题,应避免使用Via-Last工艺制造TSV(从晶圆背面)直到这些问题得到解决。

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    图3:Critical steps and ownerships for (face-to-face) wide I/O memory using the TSVvia-middle fabrication process.

    基于上述讨论,似乎对应用于3D IC封装技术有源器件晶片,使用via-middle工艺制造TSV更为理想。此外,由于fab已经拥有相关设备,具备相关专业知识技能,TSV应由fab厂制造,并且制造TSV的成本不到制造(≤32nm)器件晶片的成本的5%!

    对于无源TSV转接板又如何呢:当业界定义用于3D IC封装的TSV流程时,还没有无源转接板。此外,由于无源转接板中没有有源器件,因此它们不适用上述提到的的任意工艺!

    谁想要生产无源转接板TSV:fab和OSAT都希望生产!它取决于版图,设计和制造能力,尤其是RDL的线宽和间距。通常,OSAT可以实现几微米的线宽和间距。否则,它就应该由fab生产。

    B)谁负责MEOL工艺

    对于HMC中DRAMs和存储.芯片堆叠的厚度,以及考虑到有源和无源转接板的厚度,所有制造的TSV都是盲孔。盲孔TSV工艺之后是焊料凸点/临时粘合/减薄/ TSV露点/薄晶圆支撑转移/剥离/清洁,这些过程统称为MEOL(生产线的中端)。对于这项工作,除了纵向一体化公司公司(例如,TSMC和Samsung集团),最好由OSAT完成MEOL流程。

    C)量产3D封装的关键步骤分工

    C.1)TSV Via-Middle工艺制造宽I / O存储器(面对背):图2显示了该工艺的关键步骤和制备工厂。在FEOL(用于对器件进行图案化)和MOL(用于形成金属接触)之后,通过五个关键步骤制造TSVs,即通孔制造。通孔是由深反应等离子蚀刻形成的(DRIE),电介质是通过等离子体增强化学气相沉积的(PECVD),阻挡层和种子层通过物理气相沉积(PVD),使用电镀铜填充和化学机械抛光(CMP)去除覆盖的铜。这些步骤之后是金属层的堆积,最后是钝化/开口(BEOL)。所有这些步骤都应在fab中完成。

    MEOL首先通过凸点下金属化(UBM)以及使用C4(普通晶圆凸点)焊接到整个晶片上。然后用粘合剂将TSV晶片临时粘合到载体晶片上。再将TSV晶片反向研磨至铜填充TSV顶部几微米。接着进行硅干法蚀刻,直到铜填充TSV顶部以下几微米。之后,在整个晶片上进行低温隔离SiN / SiO2沉积。然后使用CMP去除SiN / SiO2和Cu以及Cu填充TSV(Cu显露)的晶种层。最后,在铜填充TSV的顶部制备UBM。所有这些步骤应由OSAT完成。

    分别用微小的焊料凸点或带有焊帽的Cu柱对存储器晶片进行微凸点处理。然后将晶片切成带有微凸点/Cu柱的单个芯片。这些步骤也应由OSAT完成。

    接下来是芯片到晶圆(C2W)的键合,如微凸点存储芯片(通过自然回流或热压缩)与TSV晶片键合。在C2W面对背键合之后,载体晶片从TSV晶片上剥离下来。随后将TSV晶片切成单独的TSV模块。将该TSV模块(自然)回流焊接到封装基板上,进行测试。所有这些C2W键合,切割,组装和测试步骤均应由OSAT完成。

    C.2)TSV Via-Middle工艺制造宽I / O存储器(面对面):FEOL,MOL,TSV和BEOL过程与TSV via-middle(面对背)工艺流程完全相同。但是,接下来的工艺流程是不同的。TSV晶片不是在UBM后使用C4技术焊接到载体晶片上,而是临时连接到载体#1。然后,对TSV晶片进行背面研磨,并完成Cu显露和UBM。这些步骤之后进行C4工艺,并临时粘合到第二个载体#2。然后,将载体#1从TSV晶片上剥离下来,并进行C2W(面对面)键合。在C2W键合之后,将载体#2从TSV晶片上剥离。随后将TSV晶片切成单独的TSV模块。将该TSV模块回流焊接到封装基板上,然后进行测试。关键步骤如图3所示。

    C.3)TSV Via-Last工艺(从背面)制造宽I / O存储器(面对背):图4显示了该工艺的关键步骤和制备工厂。在FEOL(对器件进行图案化),MOL(形成金属接触)和BEOL(构建金属层以及钝化/开口)之后进行UBM制备和C4工艺。然后,将该结构临时和载体晶片键合。再进行背面研磨,TSV制造和钝化/开口以及UBM。

    接下来是C2W面对背键合,将载体晶片从TSV晶片上剥离,然后将TSV晶片切成单独的TSV模块。再将该TSV模块回流焊接到封装基板上进行测试。

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    图4: Critical steps andownerships for (face-to-back) wide I/O memory using the TSV via-last from thebackside fabrication process.

    C.4)TSV Via-Last工艺(从背面)制造宽I / O存储器(面对面):FEOL,MOL和BEOL工艺与和面对背TSV via-last(从背面)过程完全相同。但是,对于面对面情况而言,在UBM步骤之后,器件晶片临时粘合到载体#1如图5所示。然后,对背面进行背面研磨,TSV加工和钝化/开口处理。在这些过程之后,制备UBM,进行C4工艺,并临时粘合至载体#2。然后完成与载体#1的剥离。

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    图5:Critical steps and ownerships for (face-to-face) wide I/O memory using the TSVvia-last from the backside fabrication process.

    完成上述过程后,接下来进行C2W面对面粘合。在C2W键合之后,载体#2晶片从TSV晶片上剥离并切割成单独的TSV模块。TSV模块将焊接在封装基板上,然后进行测试。

    从图4和图5可以看出,TSV既可以由fab制造也可以由OSAT制造。然而,由于工艺流程的关系,fab实现这一目标的机会非常渺茫。(一旦晶片离开fab由OSAT接收处理,晶片几乎不可能再回到fab进行进一步处理。)同样,由于技术问题,例如击中晶片中各种嵌入式对准目标, x,y和z方向(要使晶片顶侧上的金属层对齐以及从背面形成的TSV定位),这对于OSAT来说也是非常具有挑战性的。因此,在解决这些问题之前,应避免使用TSV via-last(从背面)制造工艺

    C.5)TSV Via-Middle工艺制造宽I / O DRAM:在DRAM和SoC/logic晶片的FEOL,MOL,TSV和BEOL之后,SoC /logic晶圆将按照图2(C.1)所示的面对背,或图3 (C.2)面对面工艺步骤进行操作。对于DRAM,首先要进行UBM,然后是整个晶圆的微凸点工艺。在这些过程之后,将临时粘合到载体晶片,进行背面研磨减薄,铜暴露和UBM。再依次进行载体晶圆剥离和将TSV DRAM晶圆切成单个TSV DRAM芯片,如图6所示。

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    图6:Critical steps and ownerships for wide I/O DRAM using the TSV via-middlefabrication process.

    下一个过程是C2W(DRAM芯片到SoC/Logic晶片)键合(例如,2堆叠,4堆叠,6堆叠或8堆叠)。在C2W键合之后,载体晶片从SoC /Logic晶圆剥离并切割成单独的混合封装体(DRAM堆叠+SoC /Logic)。这些步骤之后,将二次成型的混合存储立方体组装在封装基板上,然后进行测试。

    C.6)TSV Via-Middle工艺制造宽储存器芯片堆叠:存储器芯片(DRAM或NAND闪存)堆叠的关键步骤和制备工厂与宽I / O DRAM情况完全相同,如图6(C.5)所示。然而,不同于宽I / O DRAM情况下采用C2W键合,内存芯片堆叠是通过首先堆叠各个TSV芯片然后将它们连接到封装基板上并且采用灌胶成型来实现的。在这些步骤之后,将TSV存储器芯片堆叠模块连接到印刷电路板上,例如双列直插式存储器模块(RDIMM)。

    C.7)2.5D IC封装技术制备TSV / RDL无源转接板:图7显示了关键步骤和制备工厂。在一块dummy硅(无有源器件)上沉积钝化层之后,制作TSV,构建RDL并进行钝化/开口。在UBM之后,将TSV晶片临时粘合到载体#1。然后进行背面研磨,硅蚀刻,低温钝化和铜暴露。其后,完成UBM,C4工艺以及与载体#2的临时粘合。不带TSV的器件晶圆分别用微焊料凸点或带有焊帽的Cu柱对存储器晶片进行微凸点处理。再将器件晶片切成有微凸点/Cu柱的单个芯片。

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    图7:Critical steps and ownerships for 2.5D IC integration with a TSV/RDL passiveinterposer.

    接下来要完成的工作是剥离载体#1,进行C2W键合(器件芯片与TSV晶片的键合)。C2W键合之后,载体#2被剥离并且TSV晶片被切割成单独的TSV模块。最后,TSV模块可以组装在封装基板上进行测试。图7中可以看出TSV和RDL既可以由fab制造也可由OSAT制造。它取决于布局,设计和制造能力,尤其是RDL的线宽和间距。通常,OSAT可以完成几微米的线宽和间距。否则,它应该由fab完成。除了像TSMC这样的纵向一体化公司希望完全在内部进行晶圆级封装工艺(CoWoS)之外,大多数设计公司更偏向由fab(例如,UMC和GlobalFoundries)来制造盲孔TSV以及无源转接板的RDL。然后,fab将未完成的“ TSV转接板”移交给OSAT进行MEOL(焊料凸点/临时键合/薄晶圆支撑转移/背面研磨/ TSV显露/剥离/清洁),组装和测试。对于未完成的TSV器件晶片也是如此。

    总结

    文本研究了3D IC集成制造技术的技术流程。讨论了FEOL,MOL,BEOL,TSV,MEOL、封装,测试等关键步骤和负责制备的工厂,以及它们对于诸如存储芯片堆叠、宽I / O存储器(或逻辑堆叠)、宽I/ O DRAM(或HMC)和宽I/ O接口(或2.5D IC集成)等潜在应用。以下是一些重要的结果和建议

    参考文献:

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    本文由IC字幕组翻译自2014年ChipScaleReview第三期 ,Gab校对修改

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  • 硅通孔(TSV)电镀的高可靠性是高密度集成电路封装应用中的一个有吸引力的热点。本文介绍了通过优化溅射和电镀条件对完全填充TSV的改进。特别注意具有不同种子层结构的样品。这些样品是通过不同的溅射和处理方法制造...
  • 本发明涉及到三维封装领域,具体涉及一种提高TSV热机械可靠性的复合结构及其制造方法。背景技术:TSV(Through-Silicon-Via,硅通孔)是一种三维立体封装技术,能进一步提高芯片集成度。与传统封装技术相比较,TSV具有...

    本发明涉及到三维封装领域,具体涉及一种提高TSV热机械可靠性的复合结构及其制造方法。

    背景技术:

    TSV(Through-Silicon-Via,硅通孔)是一种三维立体封装技术,能进一步提高芯片集成度。与传统封装技术相比较,TSV具有更短的互连路径、更小的信号延迟、更低的功耗,是近年来半导体技术最热门的研究方向之一。尽管TSV具有诸多优势,但目前仍存在一些不利因素制约TSV技术的发展,包括制备工艺繁琐复杂,设计软件和方法的缺失,功率密度增加导致的热机械问题,关键工艺与设备问题以及系统测试难题等。

    其中,热机械可靠性问题对于TSV而言是一个巨大挑战。由于Si和Cu热膨胀系数(CTE)相差较大,封装工艺过程中的热载荷均会引起很大的热应力,甚至会超过Cu的屈服强度,导致Cu产生不可回复的塑性变形,宏观上表现为Cu的凸出和伸入。这种随温度变化的凸出或伸入会造成TSV顶部的重布线层(RDL)的分层,Cu和Si的界面上产生滑移或裂纹,从而降低TSV封装可靠性。

    传统的电镀工艺中,TSV的微观组织在深度方向上不均匀,其中部和底部的晶粒较大,顶部较小,但这种微观组织不稳定,在受热时就会发生晶粒长大,即使在室温下也会发生一定程度的自退火,这种显微组织的变化会降低TSV的可靠性。

    为了提高TSV封装的可靠性,往往会在TSV的制造工艺中加入热退火处理,在400℃以上的高温下保温半小时以上,以达到使显微组织稳定的效果,减少TSV在之后受热载时的热变形。但退伙过程中晶粒会长的更加粗壮,其屈服强度会进一步降低,导致Cu抵御变形的能力下降,因而受热载时变形更为剧烈,严重时甚至破坏重布线层,进而引起TSV的失效。而且增加热退火处理后,必须再增加一次CMP工艺,以去除热退火产生的Cu凸起。所以整个工艺流程的时间更长,成本也变的更高。

    提高Cu的屈服强度可显著减少塑形形变量,而细晶强化是材料科学中最常见的提高屈服强度的方式。Sun等人在Bottom-Up Electrodeposition of Large-Scale Nanotwinned Copper within 3D Through Silicon Via.Materials(Basel)11,doi:10.3390/ma11020319(2018)中通过直接电镀的方式获得了均匀的纳米孪晶微观组织。在电镀液中加入白明胶增加阴极过电势,并在较低的电流密度下,得到了具有<111>取向的圆柱状纳米孪晶,孪晶的厚度在20nm左右。但这种孪晶结构只在TSV径向上具有细晶强化作用,而且在受热载时,具有取向的孪晶结构因剪切应力而更易发生界面滑移变形,高温时甚至发生晶界滑移。由于TSV中Cu受力不均匀,而织构会加剧TSV变形的不均匀性。

    技术实现要素:

    针对上述工艺中TSV的缺点,根据本发明的一个方面,提出了一种提高TSV热机械可靠性的复合结构设计。通过设计Cu在深度方向上的晶粒尺寸变化,达到中部和底部的较大晶粒,而顶部为细晶的复合结构,这种结构可以显著提高TSV顶部区域Cu的屈服强度,减少Cu受热载时的塑性变形,增强TSV可靠性。本发明通过形成TSV的复合结构,显著改善了TSV的可靠性,同时还可省去TSV制作过程中的热退火和相应的CMP工艺,能节省时间成本和工艺成本,提高效率,且具有一定的工艺灵活性。

    根据本发明的一个实施例,提供一种TSV复合结构,包括:形成在晶圆上的盲孔;设置在所述盲孔内表面上的绝缘层;以及填充所述盲孔的导电金属,所述导电金属包括处于顶部的细晶区以及处于中部和底部为粗晶区,所述细晶区的晶粒直径不大于所述粗晶区的晶粒直径。

    在本发明的一个实施例中,所述细晶区内分散碳纳米管CNT。

    在本发明的一个实施例中,所述碳纳米管CNT是直径小于10nm,长度小于100nm。

    在本发明的一个实施例中,所述细晶区的晶粒直径在0.05~0.5微米的范围内,所述粗晶区的晶粒直径在0.5~5微米的范围内。

    在本发明的一个实施例中,所述细晶区的高度与TSV的直径的比值在0.2~2之间。

    根据本发明的另一个实施例,提供一种TSV复合结构的制造方法,包括:

    在晶圆上制作TSV盲孔;

    在所述TSV盲孔的内表面上形成绝缘层;

    在所述绝缘层上形成种晶层;

    在所述种晶层上形成电镀掩膜;

    进行电镀Cu,填充TSV的底部和中部区域,形成粗晶区;

    进行Cu/碳纳米管CNT复合电镀,填充TSV的顶部区域,形成细晶区,其中所述细晶区的晶粒直径不大于所述粗晶区的晶粒直径;以及

    去除掉干膜、绝缘层、种晶层和电镀溢出的Cu部分。

    在本发明的另一个实施例中,电镀Cu的工艺包括:

    配置基础电镀液:电镀Cu镀液采用甲基磺酸体系,其中甲基磺酸铜80g/L,甲基磺酸20g/L,氯离子50ppm;

    增加添加剂:加速剂DVF-B 5.5ml/L,抑制剂DVF-C 20ml/L,整平剂DVF-D 5ml/L,并用磁控搅拌器进行搅拌;

    对晶圆进行预浸润和抽真空处理;

    将晶圆和Cu阳极平行放入镀液,电压10V,电流10mA/cm2,进行电镀;

    待TSV底部和中部填充完毕后,取出晶圆并用去离子水冲洗。

    在本发明的另一个实施例中,所述Cu/碳纳米管CNT复合电镀工艺包括:

    配置基础电镀液:电镀Cu镀液采用甲基磺酸体系,其中甲基磺酸铜80g/L,甲基磺酸20g/L,氯离子50ppm;

    加入已分散在水中的CNT溶液,50ml/L,并用磁力搅拌器搅拌;

    对晶圆进行预浸润和抽真空处理;

    将晶圆和Cu阳极平行放入镀液,电压10V,电流30mA/cm2,进行电镀;

    待填充完毕后,取出晶圆并清洗。

    在本发明的另一个实施例中,所述去除掉干膜、绝缘层、种晶层和电镀溢出的Cu部分包括:

    使用氢氧化钠溶液去除干膜层并用去离子水清洗;

    使用氨水和双氧水的混合液去除Cu种子层3并用去离子水清洗;

    通过CMP工艺去除电镀溢出的Cu。

    在本发明的另一个实施例中,在所述TSV盲孔的内表面上形成绝缘层包括通过干氧热氧化的方式在晶圆表面以及盲孔的内表面上形成一层二氧化硅层作为绝缘层。

    与现有的TSV技术相比,本发明的有益效果是:

    本发明通过两次电镀,使TSV顶部区域获得细晶结构,提高屈服强度,减少TSV的热变形,提高可靠性。虽然呈现细晶结构,但由于CNT(碳纳米管)的存在,导电性并没有明显降低,CNT作为纤维增强相,提高了机械稳定性。微观上,由于CNT尺寸较小,CNT的存在会阻碍晶界移动,避免细晶的长大,从而达到微观结构的稳定性。

    附图说明

    为了进一步阐明本发明的各实施例的以上和其它优点和特征,将参考附图来呈现本发明的各实施例的更具体的描述。可以理解,这些附图只描绘本发明的典型实施例,因此将不被认为是对其范围的限制。在附图中,为了清楚明了,相同或相应的部件将用相同或类似的标记表示。

    图1示出根据本发明的一个实施例的TSV复合结构的横截面示意图。

    图2示出根据本发明的一个实施例的形成TSV复合结构的过程的流程图。

    图3A至图3I示出根据本发明的一个实施例的形成TSV复合结构的过程的横截面示意图。

    具体实施方式

    在以下的描述中,参考各实施例对本发明进行描述。然而,本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中,未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地,为了解释的目的,阐述了特定数量、材料和配置,以便提供对本发明的实施例的全面理解。然而,本发明可在没有特定细节的情况下实施。此外,应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

    在本说明书中,对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

    在本发明的实施例中,结合盲孔电镀Cu和Cu/碳纳米管CNT复合电镀,在TSV的中部和底部进行盲孔电镀Cu,而在TSV的顶部区域进行Cu/碳纳米管CNT复合电镀,Cu/CNT复合电镀使得TSV的顶部区域形成细晶结构,而盲孔电镀Cu使TSV的中部和底部仍保持较大的晶粒,从而形成了稳定的可提高TSV整体可靠性的复合结构。并且由于CNT尺寸较小,对Cu晶粒晶界的移动具有阻碍作用,避免了晶粒长大,因而其细晶显微组织具有很好的稳定性。除此之外,由于CNT的导电性良好,一定程度上弥补了由于晶粒细小带来的电阻变大的影响。

    图1示出根据本发明的一个实施例的TSV复合结构100的横截面示意图。如图1所示,TSV复合结构100包括形成在晶圆110上的盲孔120、设置在盲孔120内表面上的绝缘层130以及填充盲孔120的导电金属。该导电金属包括处于顶部的细晶区141以及处于中部和底部为粗晶区142。

    在本发明的实施例中,晶圆110可采用无氧化层的晶圆,单面抛光即可。

    盲孔120可通过光刻和刻蚀形成在硅晶圆上,通过刻蚀形成的孔具有较好的陡直度。例如,可采用刻蚀和钝化交替进行的Bosch工艺,实现可控的侧向刻蚀。TSV的深度H与宽度D的比值(H/D,参见图1)在2:1~50:1的范围内。

    绝缘层130可以是二氧化硅层,其厚度在0.1~2微米的范围内,在盲孔120侧壁和底部具有较好的均匀性。可采用热氧化技术,在晶圆表面和孔内氧化出一层致密的二氧化硅薄膜。在本发明的具体实施例中,优选采用干氧氧化方式,以获得干净的硅-二氧化硅界面。

    导电金属为通过电镀形成的Cu金属。

    具体而言,可首先形成电镀种晶层。可采用磁控溅射在硅晶圆表面和孔壁上依次溅射上Ti和Cu的金属薄膜,其中Ti作为粘附阻挡层,Cu作为电镀种晶层。

    接下来,为防止晶圆在电镀时整面电镀,因而在电镀前在硅晶圆上形成电镀掩膜;然后进行光刻,采用套刻方式以露出TSV孔。电镀掩膜可选用干膜,即,电镀前在晶圆上单面贴干膜,再进行光刻图形化。所选干膜为既能防止导电、又能避免镀液从粘贴干膜的一侧扩散进入TSV内的有机或无机薄膜。所述的绝缘膜的厚度可以在0.1微米以上,以防止覆盖部分电镀沉积铜。

    接下来,分两步进行TSV的电镀。第一步采用Cu电镀工艺,将晶圆盲孔一面与阳极对面平行放置于镀液中,使用较小的电流密度填充TSV孔的底部和中部区域,电镀填充时,为了获得无孔洞的填充,须在镀液中加入添加剂,分别为加速剂、抑制剂和整平剂,电镀阳极采用铜平板或含磷铜平版。第二步采用Cu/CNT复合电镀的方式,采用较大电流密度填充TSV顶部区域,获得细晶组织,电镀填充TSV顶部时,此时深宽比小,可不使用添加剂填充,CNT已在镀液中分散好,CNT的直径优选在10nm以下,长度在100nm以下。在Cu/CNT复合电镀的过程中,TSV顶部区域获得细晶结构,CNT作为纤维增强相分散在晶粒之间,这一方面提高屈服强度,减少TSV的热变形,提高可靠性,另一方面由于CNT的存在,导电性并没有明显降低,提高了机械稳定性。微观上,由于CNT尺寸较小,CNT的存在会阻碍晶界移动,避免细晶的长大,从而达到微观结构的稳定性。

    然后,用氢氧化钠溶液除去干膜光刻胶并用去离子水清洗,使用氨水和双氧水的混合液去除Cu种子层并用去离子水清洗,再使用CMP工艺去除电镀Cu时的溢出部分。所使用的氢氧化钠水溶液的质量浓度为5%~40%;所使用的氨水和双氧水的混合液中氨水与双氧水体积比为40:1~1:1之间。

    通过上述方法形成的铜的晶粒尺寸会延深度变化,在细晶区141,晶粒直径在0.05~0.5微米的范围内,而在粗晶区142,晶粒直径在0.5~5微米的范围内。

    通过测试,TSV顶部区域的屈服强度达到500~800MPa,中部和底部的屈服强度在100~300MPa。并且,TSV顶部的细晶结构能稳定存在,不会发生晶粒长大,在室温下不会发生自退火,温度升高后,显微组织依然保持稳定。

    在本发明的实施例中,细晶区141的高度h(参见图1)与TSV的直径D的比值在0.2~2之间。

    下面结合图2和图3A至图3I详细介绍形成TSV复合结构的过程。图2示出根据本发明的一个实施例的形成TSV复合结构的过程的流程图。图3A至图3I示出根据本发明的一个实施例的形成TSV复合结构的过程的横截面示意图。

    首先,在步骤210,进行晶圆预处理。晶圆可采用500微米厚度的单面抛光无氧化的硅晶圆310,如图3A所示,进行预处理包括:

    a、使用3%氢氧化钠溶液清洗晶圆表面,去除油脂等脏污;

    b、使用去离子水冲洗晶圆表面,再进行甩水处理;

    c、在90摄氏度下烘干10min。

    在步骤220,采用光刻刻蚀在晶圆上制作盲孔320,如图3B所示。

    在本发明的一个实施例中,制作盲孔可包括:

    a、在晶圆上旋涂13微米的正型光刻胶,并用烘箱进行烘胶处理;

    b、进行光刻显影后,用去离子水冲洗并进行甩水;

    c、对光刻完的晶圆进行后烘,提高光刻胶的硬度和抗刻蚀性。

    d、使用Bosch工艺进行深硅刻蚀,制作盲孔;

    e、使用氢氧化钠溶液去除表面光刻胶,并用去离子水清洗晶圆;

    在步骤230,形成绝缘层330,如图3C所示。可采用干氧热氧化的方式在硅晶圆表面形成一层厚度约0.5微米的二氧化硅层。

    在步骤240,形成种晶层340,如图3D所示。可采用磁控溅射制作30nm厚的钛阻挡层和50nm厚的铜种晶层。

    在步骤250,形成电镀掩膜。如图3E所示,首先在硅晶圆表面粘贴干膜350,厚度为2微米。具体的粘贴干膜的工艺包括:

    a、使用热板加热晶圆,在60℃下保温10min;

    b、粘贴干膜光刻胶;

    c、压膜机110℃滚动压膜;

    d、使用烘箱在80℃下保温30min,待室温后进行光刻。

    然后,如图3F所示,进行干膜光刻,需要与步骤220中的光刻进行套刻。具体的干膜光刻工艺包括:

    a、光刻显影完毕后,用去离子水冲洗并甩水处理;

    b、使用烘箱在80℃下保温30min。

    在步骤260,进行第一步电镀Cu,填充TSV的底部和中部区域,形成粗晶区360,如图3G所示。

    在本发明的一个实施例中,具体的电镀Cu工艺可包括:

    a、基础电镀液:电镀Cu镀液采用甲基磺酸体系,其中甲基磺酸铜80g/L,甲基磺酸20g/L,氯离子50ppm;

    b、添加剂:加速剂DVF-B 5.5ml/L,抑制剂DVF-C 20ml/L,整平剂DVF-D 5ml/L,并用磁控搅拌器进行搅拌;

    c、对晶圆进行预浸润和抽真空处理;

    d、将晶圆和Cu阳极平行放入镀液,电压10V,电流10mA/cm2,进行电镀;

    e、待TSV底部和中部填充完毕后,取出晶圆并用去离子水冲洗。

    在步骤270,进行第二步电镀,Cu/CNT复合电镀填充TSV的顶部区域,形成细晶区360,如图3H所示。在图3H中,示出了细晶区370的局部放大图。

    在本发明的一个实施例中,具体的Cu/CNT复合电镀工艺包括:

    a、配置镀液:基础电镀液与步骤260中一样,加入已分散在水中的CNT溶液,50ml/L,并用磁力搅拌器搅拌;

    b、对晶圆进行预浸润和抽真空处理;

    c、将晶圆和Cu阳极平行放入镀液,电压10V,电流30mA/cm2,进行电镀;

    d、待填充完毕后,取出晶圆并清洗。

    在步骤280,去除掉干膜、绝缘层、种晶层和电镀溢出的Cu部分,如图3I所示。具体的去除工艺可包括:

    a、使用氢氧化钠溶液去除干膜层并用去离子水清洗;

    b、使用氨水和双氧水的混合液(氨水与双氧水体积比在40:1~1:1之间)去除Cu种子层3并用去离子水清洗;

    c、CMP工艺去除电镀溢出的Cu。

    本发明可以制造出TSV顶部的细晶区,而且显微细晶组织稳定,提高Cu的屈服强度,增强TSV可靠性,可以省去TSV制作过程中的热退火和CMP工艺,降低成本,提高效率,且制备工艺灵活。

    尽管上文描述了本发明的各实施例,但是,应该理解,它们只是作为示例来呈现的,而不作为限制。对于相关领域的技术人员显而易见的是,可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此,此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制,而应当仅根据所附权利要求书及其等同替换来定义。

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  • 新产品精度更高且封装面积更小。意法半导体的TSV85x和LMV82x运算放大器旨在升级计算机、工业以及医疗领域信号调节用行业标准运算放大器(LMV321)。  运算放大器是用于放大电压信号的集成电路,是多种产品设备电子...
  • 从技术发展方向半导体产品出现了系统级封装(SiP)等新的封装方式,从技术实现方法出现了倒装(FlipChip),凸块(Bumping),晶圆级封装(Waferlevelpackage),2.5D封装(interposer,RDL等),3D封装TSV)等...

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    来源:内容来自中金公司

    一、技术发展方向

    半导体产品在由二维向三维发展,从技术发展方向半导体产品出现了系统级封装(SiP)等新的封装方式,从技术实现方法出现了倒装(FlipChip),凸块(Bumping),晶圆级封装(Waferlevelpackage),2.5D封装(interposer,RDL等),3D封装(TSV)等先进封装技术。

    SoC vs.SiP

    SoC:全称System-on-chip,系统级芯片,是芯片内不同功能电路的高度集成的芯片产品。

    SiP:全称System-in-package,系统级封装,是将多种功能芯片,包括处理器、存储器等功能芯片集成在一个封装内,从而实现一个基本完整的功能。

    随着摩尔定律的放缓,半导体行业逐渐步入后摩尔时代,SoC与SiP都是实现更高性能,更低成本的方式。一般情况下,从集成度来讲,SoC集成度更高,功耗更低,性能更好;而SiP的优势在灵活性更高,更广泛的兼容兼容性,成本更低,生产周期更短。所以,面对生命周期相对较长的产品,SoC更加适用。对于生命周期短,面积小的产品,SiP更有优势,灵活性较高。

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    传统封装vs.先进封装

    传统封装概念从最初的三极管直插时期后开始产生。传统封装过程如下:将晶圆切割为晶粒(Die)后,使晶粒贴合到相应的基板架的小岛(LeadframePad)上,再利用导线将晶片的接合焊盘与基板的引脚相连(WireBond),实现电气连接,最后用外壳加以保护(Mold,或Encapsulation)。典型封装方式有DIP、SOP、TSOP、QFP等。

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    先进封装主要是指倒装(FlipChip),凸块(Bumping),晶圆级封装(Waferlevelpackage),2.5D封装(interposer,RDL等),3D封装(TSV)等封装技术。先进封装在诞生之初只有WLP,2.5D封装和3D封装几种选择,近年来,先进封装的发展呈爆炸式向各个方向发展,而每个开发相关技术的公司都将自己的技术独立命名注册商标,如台积电的InFO、CoWoS,日月光的FoCoS,Amkor的SLIM、SWIFT等。尽管很多先进封装技术只有微小的区别,大量的新名词和商标被注册,导致行业中出现大量的不同种类的先进封装,而其诞生通常是由客制化产品的驱动。

    IEEE在2018年5月的电子元件和技术大会上推出2.x式命名法,但这一命名方法的行业接受程度有待观察。我们将在先进封装领域主要讨论倒装(FlipChip),凸块(Bumping),晶圆级封装(Waferlevelpackage),2.5D封装(interposer,RDL等),3D封装(TSV)等技术。

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    传统封装测试流程

    封装:集成电路封装是半导体器件制造的最后一步。封装是指将制作好的半导体器件放入具有支持,保护的塑料,陶瓷或金属外壳中,并与外界驱动电路及其他电子元器件相连这一过程。经过封装的半导体器件将可以在更高的温度环境下工作,抵御物理的损害与化学腐蚀。封装给半导体器件带来了更佳的性能表现与耐用度。

    测试:这里的半导体测试指的是封装后测试。测试把已经制造完毕的半导体元器件进行结构和电气功能的确认,测试的目的是排除电子功能差的芯片,以保证其各项性能符合系统的要求。测试也可以被称为“终段测试”,与晶圆探针测试(封装前测试)不同。

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    先进封装优势

    先进封装提高加工效率,提高设计效率,减少设计成本。先进封装主要包括倒装类(FlipChip,Bumping),晶圆级封装(WLCSP,FOWLP,PLP),2.5D封装(Interposer)和3D封装(TSV)等。以晶圆级封装为例,产品生产以圆片形式批量生产,可以利用现有的晶圆制备设备,封装设计可以与芯片设计一次进行。这将缩短设计和生产周期,降低成本。

    先进封装提高封装效率,降低产品成本。随着后摩尔定律时代的到来,传统封装已经不再能满足需求。传统封装的封装效率(裸芯面积/基板面积)较低,存在很大改良的空间。芯片制程受限的情况下,改进封装便是另一条出路。举例来说,QFP封装效率最高为30%,那么70%的面积将被浪费。DIP、BGA浪费的面积会更多。

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    先进封装以更高效率、更低成本、更好性能为驱动。先进封装技术于上世纪90年代出现,通过以点带线的方式实现电气互联,实现更高密度的集成,大大减小了对面积的浪费。SiP技术及PoP技术奠定了先进封装时代的开局,2D集成技术,如WaferLevelPackaging(WLP,晶圆级封装),Flip-Chip(倒晶),以及3D封装技术,ThroughSiliconVia(硅通孔,TSV)等技术的出现进一步缩小芯片间的连接距离,提高元器件的反应速度,未来将继续推进着先进封装的脚步。

    二、先进封装技术及发展趋势

    先进封装:Flip-Chip & Bumping

    FlipChip指的是芯片倒装,以往的封装技术都是将芯片的有源区面朝上,背对基板和贴后键合。而FlipChip则将芯片有源区面对着基板,通过芯片上呈阵列排列的焊料凸点(Bumping)实现芯片与衬底的互联。硅片直接以倒扣方式安装到PCB从硅片向四周引出I/O,互联长度大大缩短,减小了RC(Resistance-Capacitance)延迟,有效的提高了电性能。

    FlipChip的优势主要在于以下几点:小尺寸,功能增强(增加I/O数量),性能增强(互联短),提高了可靠性(倒装芯片可减少2/3的互联引脚数),提高了散热能力(芯片背面可以有效进行冷却)。

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    Bumping是一种新型的芯片与基板间电气互联的方式。可以通过小的球形导电材料实现,这种导电球体被称为Bump,制作导电球这一工序被称为Bumping。当粘有Bump的晶粒被倒臵(Flip-Chip)并与基板对齐时,晶粒便很容易的实现了与基板Pad(触垫)的连接。相比传统的引线连接,Flip-Chip有着诸多的优势,比如更小的封装尺寸与更快的器件速度。

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    FlipChip的关键一步是Bumping,可以通过在晶圆上制作外延材料来实现。当芯片制作工序完成后,制造UBM(Underbumpmetallization)触垫将被用于实现芯片和电路的连接,Bump也会被淀积与触点之上。焊锡球(Solderball)是最常见的Bumping材料,但是根据不同的需求,金、银、铜、钴也是不错的选择。对于高密度的互联及细间距的应用,铜柱是一种新型的材料。焊锡球在连接的时候会扩散变形,而铜柱会很好的保持其原始形态,这也是铜柱能用于更密集封装的原因。

    FlipChip是先进封装成长主要动力。根据Yole预测,受移动无线(尤其是智能手机)、LED、CMOS图像传感器的驱动,倒装芯片需求将从2014年的1600万片(等效12寸晶圆)增长到2020年的3200万片,市场产值将达到250亿美元。

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    FlipChip产品对应不同bumping类型增长速度不一。根据Yole预测,采用倒装芯片技术的集成电路出货量将保持稳定增长,预计产能将以9.8%的复合年增长率扩张,从2014年的约合1600万片12寸晶圆增长到2020年的2800万片。终端应用主要为计算类芯片,如台式机和笔记本电脑的CPU、GPU和芯片组应用等。

    其中镀金晶圆凸点(Au-platedwaferbumping)将稳定增长,由于IC显示驱动器(4K2K超高清电视和高清晰度、大屏幕平板电脑和智能手机)的市场驱动。预计产能将以4%的复合年增长率扩大,从2014年的430万片增长到2020年的540万片。

    金钉头凸点(Austudbumping)产能将略有下滑,从2014年的30.4万片降到2020年的29.3万片,主要原因是射频器件从倒装芯片转移至晶圆级芯片尺寸封装(WLCSP)。但是,新兴应用的需求将增加,如CMOS图像传感器模组、高亮度LED等。

    中道封装技术需求增长,将带来行业上下游的跨界竞争。针对3DIC和2.5D中介层平台的“中端工艺(middleend-process)”基础设施的出现将使Fab和IDM受益,并在较小程度上分给OSAT。2.5D中介层平台的发展将会产生价值的转移,从衬底供应商转向前端代工厂。

    先进封装:FIWLP&FOWLP,PLP

    首先我们先要提及Wafer-levelpackaging(WLP,晶圆级封装)的概念。在传统封装概念中,晶圆是先被切割成小的晶粒,之后再进行连接和塑封。而晶圆级封装工序恰好相反,晶圆级封装将晶粒在被切割前封装完成,保护层将会被附着在晶圆的正面或是背面,电路连接在切割前已经完成。

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    • FIWLP:全称Fan-inWafer-levelpackaging,又称WLCSP(Wafer-levelChipScalePackage),扇入式晶圆级封装,也就是传统的晶圆级封装,切割晶粒在最后进行,适用于低引脚数的集成电路。随着集成电路信号输出的引脚数目的增加,焊锡球的尺寸也就变得越来越严格,PCB对集成电路封装后尺寸以及信号输出接脚位臵的调整需求得不到满足,因此衍生出了扇出型晶圆级封装。扇入晶圆级封装的特征是封装尺寸与晶粒同大小。
    • FOWLP:全称Fan-outWafer-levelpackaging,扇出式晶圆级封装,开始就将晶粒切割,再重布在一块新的人工模塑晶圆上。它的优势在于减小了封装的厚度,增大了扇出(更多的I/O接口),获得了更优异的电学性质及更好的耐热表现。

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    FIWLP与FOWLP用途不同,均为今后的主流封装手段。FIWLP在模拟和混合信号芯片中用途最广,其次是无线互联,CMOS图像传感器也采用FIWLP技术封装。FOWLP将主要用于移动设备的处理器芯片中。

    根据Yole的预测,2018年以前FOWLP的主要驱动为苹果智能手机的处理器芯片,2018年以后的FOWLP的主要驱动除了其他安卓手机处理器的增长,主要是高密度FOWLP在其他处理芯片的应用,如AI、机器学习、物联网等领域。

    • PLP:全称Panel-levelpackaging,平板级封装,封装方法与FOWLP类似,只不过将晶粒重组于更大的矩形面板上,而不是圆形的晶圆。更大的面积意味着节约更多的成本,更高的封装效率。而且切割的晶粒为方形,晶圆封装会导致边角面积的浪费,矩形面板恰恰解决了浪费问题。但也对光刻及对准提出了更高的要求。

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    2.5D封装:RDL&中介层

    • RDL(Redistributionlayer,再分布层):在晶圆水平上,触点再分布可以很高效的进行。再分布层用于使连线路径重新规划,落到我们希望的区域,也可以获得更高的触点密度。再分布的过程,实际上是在原本的晶圆上又加了一层或几层。首先淀积的是一层电介质用于隔离,接着我们会使原本的触点裸露,再淀积新的金属层来实现重新布局布线。UBM在这里会被用到,作用是支撑焊锡球或者其他材料的接触球。
    • 中介层(Interposer):指的是焊锡球和晶粒之间导电层。它的作用是扩大连接面,使一个连接改线到我们想要的地方。与再分布层作用类似。

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    3D封装:TSV,PoP和MEMS

    • TSV(Through-siliconvia,硅通孔):Bump和RDL会占用芯片接合到基板上的平面面积,TSV可以将芯片堆叠起来使三维空间被利用起来。更重要的是,堆叠技术改善了多芯片连接时的电学性质。引线键合可以被用于堆叠技术,但TSV吸引力更大。TSV实现了贯穿整个芯片厚度的电气连接,更开辟了芯片上下表面之间的最短通路。芯片之间连接的长度变短也意味着更低的功耗和更大的带宽。TSV技术最早在CMOS图像传感器中被应用,未来在FPGA、存储器、传感器等领域都将被应用。根据Yole预测,2016~2021年,应用TSV技术的晶圆数量将以10%的年复合增长率增长。3D存储芯片封装也会在将来大量的用到TSV。

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    • PoP(PackageonPackage,堆叠封装):PoP是一种将分离的逻辑和存储BGA(Ballgridarray,球状引脚栅格阵列)包在垂直方向上结合起来的封装技术。在这种结构中,两层以上的封装单元自下而上堆叠在一起,中间留有介质层来传输信号。PoP技术增大了器件的集成密度,底层的封装单元直接与PCB板接触。传统的PoP是基于基板的堆叠,随着存储器对高带宽的需求,球间间隔要求更小,未来将会与FOWLP技术相结合,做基于芯片的堆叠。

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    • MEMS封装:微机电系统在近些年应用越来越广泛,随着传感器、物联网应用的大规模落地,MEMS封装也备受关注。MEMS的封装不同与集成电路封装,分为芯片级、模组级、卡级、板级、门级等多元垂直分级封装,设计时也需考虑不同模组间的相互影响。目前MEMS封装市场规模在27亿美元左右,2016~2020年间将会维持16.7%的年复合增长率高速增长。其中RFMEMS封装市场是主要驱动,2016~2020年间,年复合增长率高达35.1%。

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    在整个MEMS生态系统中,MEMS封装发展迅速,晶圆级和3D集成越来越重要。主要的趋势是为低温晶圆键合等单芯片集成开发出与CMOS兼容的MEMS制造工艺。另一个新趋势是裸片叠层应用于低成本无铅半导体封装,这种技术可为量产带来更低的成本和更小的引脚封装。但是,MEMS器件的CMOS和3D集成给建模、测试和可靠性带来挑战。

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