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  • 展开全部可参考数电中TTL集成线路输入端负载特性。...TTL输入端如果不用,也不要悬空,不接电阻高电平,但因为是高阻,很容易被干扰成低电平,一般是通过电阻到地,使之成为低电平或加上拉电阻到电源成为可靠...

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    可参考数电中TTL集成线路输入端负载特性。

    简要说:R>2.5K欧 输入相62616964757a686964616fe4b893e5b19e31333433653964当于1;R<0.7K欧输入相当于0;R在这两者之间,一般不允许。

    TTL输入端如果不用,也不要悬空,不接电阻为高电平,但因为是高阻,很容易被干扰成低电平,一般是通过电阻到地,使之成为低电平或加上拉电阻到电源成为可靠的高电平。

    当A端接上电阻的时候,电流从+Ec,经过R1、T1的b、e,流入A端的电阻,最终到地。

    当A端接上电阻越大,A端的电压就会越高,这可以用分压公式来解释。

    当A端外接的电阻,大到一定程度,A端的电压,就成了高电平。

    扩展资料;

    数字电路中,由TTL电子元器件组成电路使用的电平。电平是个电压范围,规定输出高电平>2.4V,输出低电平<0.4V。在室温下,一般输出高电平是3.5V,输出低电平是0.2V。最小输入高电平和低电平:输入高电平>=2.0V,输入低电平<=0.8V,噪声容限是0.4V。

    TTL电平信号对于计算机处理器控制的设备内部的数据传输是很理想的,首先计算机处理器控制的设备内部的数据传输对于电源的要求不高以及热损耗也较低,另外TTL电平信号直接与集成电路连接而不需要价格昂贵的线路驱动器以及接收器电路;再者,计算机处理器控制的设备内部的数据传输是在高速下进行的,而TTL接口的操作恰能满足这个要求。

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  • 3.4 TTL电路1. 双极性三极管的开关特性(静态)图1在数字电路中,三极管作为开关元件,主要工作在饱和和截止两种开关状态,放大区只是极短暂的过渡状态。2. 三极管的开关时间(动态特性)图2(1) 开启时间ton :三极管...

    3.4 TTL门电路

    1. 双极性三极管的开关特性(静态)

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    图1

    在数字电路中,三极管作为开关元件,主要工作在饱和和截止两种开关状态,放大区只是极短暂的过渡状态。

    2. 三极管的开关时间(动态特性)

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    图2

    (1) 开启时间ton :三极管从截止到饱和所需的时间。

    ton = td +tr

    td :延迟时间 tr :上升时间

    (2) 关闭时间toff :三极管从饱和到截止所需的时间。

    toff = ts +tf

    ts :存储时间(几个参数中最长的;饱和越深越长)

    tf :下降时间

    toff > ton 。 

    开关时间一般在纳秒数量级。高频应用时需考虑

    3. TTL反相器(Transistor-Transistor Logic)

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    图3

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    图4

    Ø采用推拉式输出级利于提高开关速度和负载能力

    VT3组成射极输出器,优点是既能提高开关速度,又能提高负载能力。

    当输入高电平时,VT4饱和,uB3=uC2=0.3V+0.7V=1V,VT3和VD截止,VT4的集电极电流可以全部用来驱动负载。

    当输入低电平时,VT4截止,VT3导通(为射极输出器),其输出电阻很小,带负载能力很强。

    可见,无论输入如何,VT3和VT4总是一管导通而另一管截止。这种推拉式工作方式,带负载能力很强。

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    图5

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    图6

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    图7

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    图8

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    图9

    两个重要参数:

    (1) 输入短路电流IIS

    uI = 0V时,iI从输入端流出。

    iI =-(VCC-UBE1)/R1 =-(5-0.7)/4 ≈-1.1mA

    (2) 高电平输入电流IIH

    当输入为高电平时,VT1的发射结反偏,集电结正偏,处于倒置工作状态,倒置工作的三极管电流放大系数β反很小(约在0.01以下),所以

    iI = IIH =βiB2

    IIH很小,约为10μA左右。

    Ø输入负载特性

    TTL反相器的输入端对地接上电阻RI 时,uI随RI 的变化而变化的关系曲线。

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    图10

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    图11

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    图12

    (1) 关门电阻ROFF —— 在保证门电路输出为额定高电平的条件下,所允许RI 的最大值称为关门电阻。典型的TTL门电路ROFF≈ 0.7kΩ。

    (2) 开门电阻RON—— 在保证门电路输出为额定低电平的条件下,所允许RI 的最小值称为开门电阻。典型的TTL门电路RON≈ 2kΩ。

      数字电路中要求输入负载电阻RI ≥ RON或RI ≤ ROFF ,否则输入信号将不在高低电平范围内。

      振荡电路则令 ROFF ≤ RI ≤ RON使电路处于转折区。

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    图13

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    图14

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    图15

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    图16

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    图17

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  • 即,电路中加上拉电阻或下拉电阻的目的是确定某个状态电路中的高电平或低电平。1、上、下拉电阻的作用简单来说,电源到器件引脚上的电阻叫上拉电阻,作用是平时使用该引脚为高电平;地到器件引脚的电阻叫下拉电阻,...
    • 上拉是将不确定信号通过一个电阻钳位在高电平,电阻同时限流作用;
    • 下拉是将不确定信号通过一个电阻钳位在低电平。

    即,电路中加上拉电阻或下拉电阻的目的是确定某个状态电路中的高电平或低电平。

    1、上、下拉电阻的作用

    简单来说,电源到器件引脚上的电阻叫上拉电阻,作用是平时使用该引脚为高电平;地到器件引脚的电阻叫下拉电阻,作用是平时使该引脚为低电平。

    对于非集电极(或漏极)开路输出型电路(如普通门电路,其提升电流和电压的能力是有限的,上拉和下拉电阻主要功能是为集电极开路输出型电路提供输出电流通道。上拉是对器件注入电流,下拉是输出电流;强弱只是上拉或下拉电阻的阻值不同)。此外,作用还有:

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    图1 按键检测的简单电路图
    • 提高电路稳定性,避免引起误动作。图1中的按键如果不通过电阻上拉到高电平,那么在上电瞬间可能就发生误动作,因为在上电瞬间电路引脚电平是不确定的,上拉电阻R的存在保证了其引脚处于高电平状态,就不会发生误动作;
    • 提高输出管脚的带载能力。受其他外围电路的影响,电路在输出高电平时能力不足,达不到VCC状态,这会影响整个系统的正常工作,上拉电阻的存在就可以使管脚的驱动能力增强。

    2、基本原理

    如果拉电阻用于输入信号引脚,通常的作用是将信号线强制箝位至某个电平,以防止信号线因悬空而出现不确定的状态,继而导致系统出现不期望的状态,如图2所示:

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    图2 上拉、下拉电阻构造

    在实际应用中,

    的电阻是使用数量最多的拉电阻。需要使用上拉电阻还是下拉电阻,主要取决于电路系统本身的需要,比如,对于高有效的使能控制信号(EN),如果希望电路系统在上电后应处于无效状态,则会使用下拉电阻;假设这个使能信号是用来控制电机的,如果悬空的话,此信号线可能在上电后(或者运行中)受到其他噪声干扰而误触发为高电平,从而导致电机出现不期望的转动,这肯定是所不希望的,此时可以增加一个下拉电阻。相应地,对于低有效的复位控制信号(RST#),希望上电后复位后处于无效状态,则应使用上拉电阻。

    根据拉电阻的阻值大小,可分为强拉或弱拉(weak pull-up/down),芯片内部集成的拉电阻通常都是弱拉(电阻比较大),拉电阻越小则表示电平能力越强(强拉),可以抵抗外部噪声的能力也越强(也就是说,不期望出现的干扰噪声如果要更改强拉的信号电平,则需要的能量也必须相应加强),但是拉电阻越小则相应的功耗也越大,因为正常信号要改变信号线的状态也需要更多的能量,在能量消耗这一方面,拉电阻是绝不会有所偏颇的,如图3所示:

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    图3 上/下拉电阻

    对于上拉电阻R1而言,控制信号每次拉低L都会产生VCC/R1的电流消耗(没有上拉电阻则电流为0),相应的,对于下拉电阻R2而言,控制信号每次拉高H也会产生VCC/R2R 电流消耗(本文假设高电平即为VCC)。

    强拉与弱拉之间没有严格说多少欧姆是强弱的分界,一般我们使用的拉电阻都是弱拉,这样我们仍然可以使用外部控制信号将已经上/下拉的信号线根据需要进行电平的更改。

    强拉电阻的极端就是零欧姆电阻,亦即将信号线直接与电源或地相连接。

    拉电阻作为输出(或输入输出)时牵涉到的知识点会更多一些,但本质的功能也是将电平箝位,最常见的输出上拉电阻出现在开集(Open Collector,OC)或开漏(Open Drain,OD)结构的引脚。

    我们有很多芯片的输出引脚是推挽输出结构(Output Push-Pull),如下图所示(还有一种反相输出的结构,本质也是一样的):

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    图4 两种TTL结构

    注:推挽输出结构引脚的特点是:无论引脚输出高电平“H”还是低电平“L”,都有比较强的驱动能力(输入或输出电流能力)!

    当推挽输出结构的控制信号为低电平“L”时,Q1截止Q2导通,电流I1由电源VCC经负载RL与三极管Q2流向公共地,我们称此电流为灌电流(Sink Current),也就是外部电流灌入芯片内部,如图5所示:

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    图5 灌电流

    相应的,当推挽输出结构的控制信号为高电平“H”时,Q1导通Q2截止,电流I1由电源VCC经三极管Q1与负载RL流向公共地,我们称此电流为拉电流(Source Current),也就是芯片内部可以向外提供的电流(所以称之为“源电源”),从另一个角度讲,也就是外电路可以从芯片中拉走多少电流,如图6所示:

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    图6 拉电流

    灌电流能力与拉电流能力也称为芯片引脚的驱动能力。

    假定芯片的供电电压为3.3V(忽略晶体管饱和压降),则输出最大电流25mA时,负载RL的值约为132欧姆(3.3V/25mA),如果负载值小于132欧姆,则相应输出电流会更大(超过25mA),但是芯片引脚只能提供最大25mA的电流,因此,输出电平将会下降(老板你只给我2500月薪,我就只能干2500的活,你要我干更多的活得开更多的工资,一个道理)

    一般情况下,这种驱动重负载(小电阻)的电路连接是不会烧毁内部晶体管的,因为内部也是有限流电阻的,换句话讲,就算输出引脚对地短路,输出电流也不会超过最大的驱动能力(除非是不正规的芯片),当然,在实际应用过程中尽量不要超出引脚的驱动能力。

    而OC(OD)的引脚输出结构有所不同(OC结构存在于三极管,而OD结构存在于场效管,下面以OC输出结构为例,OD输出结构的原理是一致的)。

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  • 电阻在回路中起到限流作用,上拉和下拉电阻使用频率也是十分频繁。但是经常会有人提出疑问:上拉电阻为何能上拉?...低电平在IC内部与GND相连,高电平在IC内部与大电阻相连。上拉就是将不确定信号通过电阻钳位...

    电阻在回路中起到限流作用,上拉和下拉电阻使用频率也是十分频繁。但是经常会有人提出疑问:上拉电阻为何能上拉?下拉电阻为何能下拉?上拉、下拉电阻旁为何还要串联一颗电阻?如图

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    简单来说:电源至元器件引脚上的电阻称为上拉电阻,作用是平时使该引脚为高电平;地至元器件引脚上的电阻称为下拉电阻,作用是平时使该引脚为低电平。低电平在IC内部与GND相连,高电平在IC内部与大电阻相连。

    上拉就是将不确定信号通过电阻钳位在高电平状态,同时电阻还能起到限流作用;下拉同理。当IC的I/O口为高电平时,此时端口与GND间的阻抗非常大,通过上拉电阻(10KΩ,4.7KΩ,1KΩ)连接到VCC上,上拉电阻的分压可以忽略不计;当I/O口需要输出低电平时,直接连接GND就可以了,此时VCC与GND间连接了上拉电阻(10KΩ,4.7KΩ,1KΩ),通过的电流很小,也可忽略不计。当I/O口为高阻态时,通过上拉电阻能够使其保持在高电平状态,通过下拉电阻能够使其保持在低电平状态。

    上拉、下拉电阻的作用

    1、提高电压准位

    当TTL电路驱动CMOS电路时,如果TTL输出的高电平低于CMOS电路的最低高电平时,就需要在TTL输出端连接上拉电阻来提高输出高电平的值;OC门电路必须加上拉电阻来提高输出高电平值。

    2、加大输出引脚的驱动能力

    部分单片机自身内部是不带上拉电阻的,所以设计时需要自己加上拉电阻。

    3、N/A引脚(未使用的引脚)防静电、防干扰

    在使用COMS芯片时,为了防止静电损坏元器件,未使用的引脚不能悬空,一般连接上拉电阻降低输入阻抗,提供泄荷通路。同时引脚悬空也较易接收外界的电磁干扰。

    4、电阻匹配

    抑制反射波干扰,长线传输中电阻不匹配时容易引起反射波干扰,加上下拉电阻使电阻匹配,能有效抑制反射波干扰。

    5、预设空间状态/默认电位

    在某些COMS输入端连接上拉或者下拉电阻是为了预设默认电位。当不使用该引脚时,上拉接高电平或者下拉接低电平。在

    等总线上空闲时的状态是由上下拉电阻获得的。

    6、提高芯片输入信号的噪声容限

    输入端若是高阻态或者悬空状态,此时需要加上拉或者下拉电阻,以免受到随机电平的影响,以至于影响电路正常工作。同样,输出端若处在被动状态(例如输出端仅为三极管集电极),也需要加上上拉或者下拉电阻,以提高芯片输入信号的噪声容限,增加抗干扰能力。

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