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  • 双全加器74LS183实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 74ls153全加器.7z

    2020-06-01 15:51:31
    主要由74ls153芯片组成的全加器
  • 我们用Ar+激光驱动两块串接的干涉滤光片稳器件,首次构成了一个最简单的光学全加器,并成功地演示了其加法功能。
  • 实验名称:一位全加器(综合验证性) 一、目的与要求 1、熟悉组合逻辑电路,通过用门电路构成一位全加器组合逻辑电路。掌握组合逻辑电路的基本概念,组合逻辑电路的结构。 2、通过用门电路构成一位全加器组合逻辑...
  • 实验三 全加器构成及测试 一实验目的 1了解全加器的实现方法 2掌握全加器的逻辑功能 二实验所用器件和仪表 13-2-2-3与或非门74LS54 2片 2六反相器74LS04 1片 34选1数据选择器74LS153 1片 三实验内容 1用2片74LS54...
  • Verilog 描述一位全加器,四选一选择器,计数器 这篇文章比较容易理解,所以直接放参考代码,我还没有综合过,综合之后再来修改,并且附上RTL逻辑图。

    Verilog 描述一位全加器,四选一选择器,计数器

    这篇文章比较容易理解,所以直接放参考代码,我还没有综合过,综合之后再来修改,并且附上RTL原理图

    1位全加器

    此处在于使用assign连续复制语句来实现。代码中的端口cout,对应逻辑图中的count(后有修改);

    RTL code

    module fulladd(
    	input	ain, bin, cin,
    	output	sum, cout
    );
    
    wire sum;
    wire cout;
    
    assign sum = ain ^ bin ^ cin;
    assign cout = (ain & bin) | (bin & cin) | (ain & cin);
    
    endmodule
    

    逻辑图

    ful_add

    四选一选择器

    此处需注意,case一定需要有default。

    RTL code

    module mux_4_1 (
    	input 			C, D, E, F,
    	input 	[1:0]	S,
    	output	reg		Mux_out
    );
    
    always @ (C or D or E or F or S) begin
    	case(S)
    		2'b00	: Mux_out = C;
    		2'b01	: Mux_out = D;
    		2'b10	: Mux_out = E;
    		default	: Mux_out = F;
    	endcase
    end
    
    endmodule
    

    逻辑图

    mux_4_1

    计数器

    此处需注意可以通过定义parameter关键字来定义模块的参数,使其具有良好的适配性。

    RTL code

    module count_en #(
    	parameter	WIDTH = 8,
    	parameter	UDLY = 1
    	)(
    	input				clock, reset, enable,
    	output	[WIDTH-1:0]	out
    );
    
    reg [WIDTH-1:0] out;
    
    always @ ( posedge clock or negedge reset) begin
    	if ( ~reset) begin
    		out <= 0;
    	end else if ( enable ) begin
    		out <= #UDLY out + 1'b1;
    	end
    end
    
    endmodule
    

    逻辑图

    count_en

    更新

    2020-03-04:添加逻辑图,程序使用Vivado编译无Error

    展开全文
  • 4选1数据选择器74LS153.doc
  • C语言 半加器与全加器 详解

    万次阅读 多人点赞 2019-07-26 20:52:30
    半加器与全加器 推荐学习视频: 10分钟速成课:计算机科学 1. 半加器 最简单的加法电路是拿 2个bit 加在一起(bit是0或1) 有2个输入: A和B , 1个输出: 就是两个数字的和 需要注意的是 A、B 、输出 。这3个都是...

    温馨提示:此文章仅供个人学习使用,不得用作其他用途,转载请注明出处!

    1. 半加器

    最简单的加法电路是拿 2个bit 加在一起(bit是0或1) 有2个输入: A和B , 1个输出: 就是两个数字的和
    需要注意的是 A、B 、输出 。这3个都是单个bit(0或1) **输出只有四种可能。前三个是: 0+0=0、 1+0=0、 0+1=1 ** 记住二进制里 ,1与true相同,0与false相同
    这组输入和输出,和XOR门(异或门:相同为0,不同为1)的逻辑完全一样

    在这里插入图片描述

    但第四个输入组合,1+1,是个特例;1+1=2(显然),但进制里没有2,实际上,二进制1+1的结果是0, 1进到了下一位
    XOR门的输出,只对了一部分,1+1输出0。 但我们需要额外的线代表“进位。” 只有输入是1和1时,进位才是“true”。因为算出来的结果用1个bit存不下,方便的是,我们刚好有个逻辑门能做这个事。 AND门,只有当两个输入都为“true”,输出才为“true”(“全1才1”);所以我们把它加到电路中,叫做“半加器”

    在这里插入图片描述

    把半加器封装成一个单独组件:

    在这里插入图片描述

    推荐学习视频: 10分钟速成课:计算机科学

    如何理解逻辑门?点击链接查看:https://blog.csdn.net/weixin_43527871/article/details/97398886

    如何计算二进制加法?点击链接查看:https://blog.csdn.net/weixin_43527871/article/details/97400100

    2.全加器

    如果想处理超过1+1的计算,我们需要“全加器”
    半加器输出了进位,意味着我们计算下一列的时候,还有之后每一列,我们得加三个位在一起,并不是两个。 全加器复杂了一点点 有三个输入:A,B, C(都是一个bit)

    在这里插入图片描述

    所以最大可能是1+1+1, “总和”1 “进位”1 所以要两条输出线:“总和” 和 “进位”
    我们可以用半加器做全加器 我们先用半加器将A和B相加 然后把C输入到第二个半加器 最后用一个 OR门 (或门:有1则1,全0才0) 检查进位是不是true 这样就做出了一个全加器

    在这里插入图片描述

    3. 代码实现:

    #include<stdio.h>
    
    int CARRY=0;
    int SUM=0;
    	
    int AND(int A, int B);
    int OR(int A, int B);
    int XOR(int A, int B);
    
    void HALF_ADDER(int A,int B);
    void FULL_ADDER(int A,int B,int C);
    
    int main(void)
    {
    	int A,B,C=0;
    	int S;
    	
    	printf("请输入状态A与状态B: ");
    	scanf("%d%d",&A,&B);
    	
    	S=AND(A,B);
    	printf("\n执行 与门  A*B  操作为:");
    	printf("%d",S);
    
    	S=OR(A,B);
    	printf("\n执行 或门  A+B  操作为:");
    	printf("%d",S);
     
    	HALF_ADDER(A,B);
    	printf("\n半加器 执行 加法 操作 进位 为:");
    	printf("%d",CARRY); 
    	printf("\n半加器 执行 加法 操作 和 为:");
    	printf("%d",SUM); 
    	
    	FULL_ADDER(A,B,C);
    	printf("\n全加器 执行 加法 操作 进位 为:");
    	printf("%d",CARRY); 
    	printf("\n全加器 执行 加法 操作 和 为:");
    	printf("%d",SUM);
    	
    	return 0;
    }
    
    /**/ 
    int AND(int A, int B)//与门 
    {
    	int AandB;
    	
    	if(A*B==0)
    	{
    		AandB=0;
    	}
    	else
    		AandB=1;
    		
    	return AandB;
    }
    
    int OR(int A, int B)//或门 
    {
    	int AorB;
    	
    	if(A+B==0)
    	{
    		AorB=0;
    	}
    	else
    		AorB=1;
    		
    	return AorB;
    }
    
    int XOR(int A, int B)//异或门 
    {
    	int AxorB;
    	
    	if(A==B)
    	{
    		AxorB=0;
    	}
    	else
    		AxorB=1;
    		
    	return AxorB;
    }
    
    void HALF_ADDER(int A,int B)//半加器 
    {
    	CARRY=AND(A,B);
    	SUM=XOR(A,B);
    }
    
    void FULL_ADDER(int A,int B,int C)//全加器 
    {
    	int FULL_CARRY;
    	HALF_ADDER(A,B);
    	FULL_CARRY=CARRY;
    	HALF_ADDER(SUM,C);
    	CARRY=OR(FULL_CARRY,CARRY);
    } 
    
    
    /**/
    
    
    展开全文
  • 74LS183 加法器 【数字电路】

    万次阅读 2014-06-01 10:42:57
    74LS183 搭的一个还有点意思的加法电路,串行进位的 2+6 == 8 大家都懂的哈哈





    74LS183




    搭的一个还有点意思的加法电路,串行进位的

    2+6 == 8 大家都懂的哈哈















    展开全文
  • [数字逻辑] 全加器的多种电路设计方案

    万次阅读 多人点赞 2019-05-18 01:42:24
    0x00 全加器 全加器是根据被加数AiA_{i}Ai​、加数BiB_{i}Bi​与低位进位Ci−1C_{i-1}Ci−1​计算出本位和SiS_{i}Si​与进位CiC_{i}Ci​。其真值表如下: AiA_{i}Ai​ BiB_{i}Bi​ Ci−1C_{i-1}Ci−1​ SiS_{i}...

    0x00 全加器

    全加器是根据被加数 A i A_{i} Ai、加数 B i B_{i} Bi与低位进位 C i − 1 C_{i-1} Ci1计算出本位和 S i S_{i} Si与进位 C i C_{i} Ci。其真值表如下:

    A i A_{i} Ai B i B_{i} Bi C i − 1 C_{i-1} Ci1 S i S_{i} Si C i C_{i} Ci
    00000
    00110
    01010
    01101
    10010
    10101
    11001
    11111

    0x01 与非门、异或门

    通过真值表,我们可以化简得到以下两条逻辑表达式:
    S i = A i ⊕ B i ⊕ C i − 1 S_{i}=A_{i} \oplus B_{i} \oplus C_{i-1} Si=AiBiCi1
    C i = ( A i ⊕ B i ) C i − 1 ‾ ⋅ A i B i ‾ ‾ C_{i}=\overline{\overline{(A_{i} \oplus B_{i})C_{i-1}} \cdot \overline{A_{i} B_{i}}} Ci=(AiBi)Ci1AiBi
    根据表达式可以构建使用与非门以及异或门组成的全加器:
    电路1
    总计5个门电路,其中2个双输入异或门,3个双输入与非门,可以使用74LS86与74LS00。这是使用基础门电路实现全加器最简单的方案之一。

    0x02 与非门

    异或门可以使用4个与非门来实现,我们只需要对上文中的异或门进行替换便可:
    A ⊕ B = A B ‾ + A ‾ B = A A B ‾ + A B ‾ B = A A B ‾ ⋅ A B ‾ B ‾ A \oplus B=A\overline{B}+\overline{A}B=A\overline{AB}+\overline{AB}B=\overline{A\overline{AB}\cdot \overline{AB}B} AB=AB+AB=AAB+ABB=AABABB
    替换后的逻辑表达式为:
    A i ⊕ B i = A i B i ‾ ⋅ A i ‾ ⋅ A i B i ‾ ⋅ B i ‾ ‾ A_i \oplus B_i=\overline{\overline{\overline{A_iB_i} \cdot A_i}\cdot\overline{\overline{A_iB_i} \cdot B_i}} AiBi=AiBiAiAiBiBi
    S i = A i ⊕ B i ⋅ C i − 1 ‾ ⋅ C i − 1 ‾ ⋅ A i ⊕ B i ⋅ C i − 1 ‾ ⋅ A i ⊕ B i ‾ ‾ S_{i}=\overline{\overline{\overline{A_i \oplus B_i\cdot C_{i-1}}\cdot C_{i-1}}\cdot\overline{\overline{A_i \oplus B_i\cdot C_{i-1}}\cdot A_i \oplus B_i}} Si=AiBiCi1Ci1AiBiCi1AiBi
    C i = A i ⊕ B i ⋅ C i − 1 ‾ ⋅ A i B i ‾ ‾ C_{i}=\overline{\overline{A_i \oplus B_i \cdot C_{i-1}} \cdot \overline{A_{i} B_{i}}} Ci=AiBiCi1AiBi
    根据这一逻辑表达式,我们可以先在电路中使用4个与非门求出异或,再使用异或的结果进行下一步计算,所做电路图如下:
    图片4
    只需要使用与非门74LS00。

    0x03 二位二进制译码器

    通过真值表,可以轻松得到以下两条逻辑表达式:
    C i = m 3 ‾ ⋅ m 5 ‾ ⋅ m 6 ‾ ⋅ m 7 ‾ ‾ C_{i}=\overline{\overline{m_3} \cdot \overline{m_5} \cdot \overline{m_6} \cdot \overline{m_7}} Ci=m3m5m6m7
    S i = m 1 ‾ ⋅ m 2 ‾ ⋅ m 4 ‾ ⋅ m 7 ‾ ‾ S_{i}=\overline{\overline{m_1} \cdot \overline{m_2} \cdot \overline{m_4} \cdot \overline{m_7}} Si=m1m2m4m7
    译码器第 i i i个位置输出的值为 m i ‾ \overline{m_i} mi,只需要将对应的输出再进行一次与非即可。
    对应的使用二位二进制译码器的电路如下:
    电路2
    需要使用到二位二进制译码器74139与四输入与非门74LS20以及二输入与非门74LS00。

    0x04 四选一多路选择器

    S i = A i ‾ ⋅ B i ‾ ⋅ C i − 1 + A i ‾ ⋅ B i ⋅ C i − 1 ‾ + A i ⋅ B i ‾ ⋅ C i − 1 ‾ + A i ⋅ B i ⋅ C i − 1 S_i=\overline{A_i}\cdot\overline{B_i}\cdot C_{i-1}+\overline{A_i}\cdot B_i\cdot \overline{C_{i-1}}+A_i\cdot\overline{B_i}\cdot \overline{C_{i-1}}+A_i \cdot B_i \cdot C_{i-1} Si=AiBiCi1+AiBiCi1+AiBiCi1+AiBiCi1
    C i = A i ‾ ⋅ B i ‾ ⋅ 0 + A i ‾ ⋅ B i ⋅ C i − 1 + A i ⋅ B i ‾ ⋅ C i − 1 + A i ⋅ B i ⋅ 1 C_i=\overline{A_i}\cdot\overline{B_i}\cdot 0+\overline{A_i}\cdot B_i\cdot C_{i-1}+A_i\cdot\overline{B_i}\cdot C_{i-1}+A_i \cdot B_i \cdot 1 Ci=AiBi0+AiBiCi1+AiBiCi1+AiBi1
    四选一多路选择器会根据 i = B ∗ 2 + A i=B*2+A i=B2+A选择第 i i i个输入作为输出,合理利用这一特性,做出的电路图如下:
    电路3
    需要使用四选一多路选择器74153以及二输入与非门74LS00。

    0x05 电路图附件

    所使用的设计软件为Quartus II 8.1。
    https://pan.baidu.com/s/1HR0s8n8dPrir12pvIMcnpQ (提取码: s4er)

    展开全文
  • 本实验要求利用两输入与非门和异或门设计一个1位二进制全加器,其中a为被加数、b为加数,ci为低位来的进位,s为本位和,co为向高位的进位,图3.4为1位二进制全加器的框图,原理图如图3.5所示。同时,要求使用并行...
  • 四选一数据选择器74LS153设计一个全加器。设计测试电路,记录全加器的真值表。
  • 4选1数据选择器74LS153实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 带有详细实验内容如利用EWB软件设计一个“计数、译码、显示”电路,要求用集成电路芯片完成,计数器为12进制;显示用七段数码管。
  • verilog 综合注意事项

    万次阅读 多人点赞 2016-07-29 15:46:40
     //即全加器 * D触发器; *计数器; //**分频的counter * latch; *时序机; *RAM; //用synopsys的 *模块引用; *预编译; *与非门的verilog描述如下: //verilog使用和C语言相同的注释方法 module ...
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    例1:通过Verilog HDL的任务调用实现一个4比特全加器。 module add_4b_task(  input [3:0] A,  input [3:0] B,  input CIN,  output reg [3:0]S,  output reg COUT  );  reg [1:0] S...
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  • 数字电子技术之组合逻辑电路

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空空如也

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