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为了提高触发器工作的可靠性,希望触发器的次态(新态)仅决定于CLK的下降沿(或上升沿)到达时刻的输入信号的状态,与CLK的其它时刻的信号无关。这样出现了各种边沿触发器
边沿触发的触发器
1. 双D触发器
电路结构与工作原理
用两个电平触发D触发器组成的边沿触发器,时钟相连
- 当CLK=0,触发器输出状态不变,FF1的状态与D相同
- 当CLK=1,上升沿到来时,触发器FF1的状态与上升沿到来前一刻的D相同,所以FF2的Q被置成D的状态,与其他时刻的D无关
2. CMOS传输门的边缘触发器
2.1 电路图
CLK为时钟信号
C,C’分别按图所示接入不同的传输门,传输门相当于开关,比如TG1只有C’=1,C=0的条件下导通2.2 工作原理
- 当时钟信号CLK=0时C’=1,C=0,TG1导通,Q1’=D’,随着D变化而变化,同理TG2截止,TG3截止,TG4导通,输出的Q不变
- 当时钟信号CLK=1时C’=0,C=1,TG1封锁,TG2导通,Q1’等于上升沿到来前一刻的D’,TG3导通,TG4截止,输出的Q等于上升沿到来前一刻的D
- 所以是一个上升沿触发器
2.3 异步置位 复位
电路图与工作原理
通过或门引入异步置位复位端,
,
,
一般情况下为低电平,则不产生影响
3. 维持阻塞触发器
维持阻塞触发器是另一种边沿触发器,其内部门电路主要为TTL电路
3.1 电路图
下图为维持阻塞结构的SR触发器,是有电平触发的同步SR触发器(去掉途中所标示的四根线)演变而来
为了保证CLK由低电平变高电平以后,无论S’,R’的状态如何改变,都不会影响S,R的状态,触发器的状态只取决于CLK上升沿到来时的状态- 首先在电路增加G5,G6两个与非门和①②两根连线,时G3,G5;G4,G6分别形成SR锁存器。
- 当CLK有低电平变高电平时,S’R’端的地点评输入信号马上被存到这两个SR锁存器,
- 此后S‘R’的低电平信号消失,SR的状态也能维持不变
- 所以①线为置1线;②为置0维持线
但是,由于CLK=1期间,可能遇到S’=0,R’=1后S’=1,R’=0的情况,这使S=1,R=1,这种情况是不允许的,为避免这种情况
- 在电路中增加了③④两根线,将G3,G4也形成SR锁存器
- 当先后出现S=1,R=1的情况,锁存器的状态不会改变(因为与门的作用)
- 因为③可以阻止Q置0,所以称为置0阻塞线。同理④称为置1阻塞线
S’ D -置位端,低电平有效;R’ D -复位端,也是低电平有效。正常工作时接高电平
3.2 工作原理
- 当CLK=0时,G3,G4封锁,输出高电平,Q与Q’不变
- 当CLK由0变1,上升沿到来时,电路的状态由到来时的SR决定
3.3 维持阻塞的D触发器
a. 当CLK=0时,G 3 和G 4 被封锁,输出高电平,触发器保持原态,即Q*=Q
b. 当CLK由0变为1,即脉冲前沿到来时,G 6 门输出为D’,G 5 门输出为D,则G 3 门输出为D’, G 4 门输出为D。触发器输出Q=D
c. 当CLK=1时,G 3 和G 4 被开启,但输出互为取反,即必有一个为低电平。若G 3 输出为0,则将G 4 、G 5 门封锁,D数据封锁,通过①线维持Q=1,通过③线阻止Q=0;若G 4 输出为0,则G 6 门被封锁,D数据被封锁,使得Q=0,同时②线阻止Q=1,保持Q=04. 动作特点
边沿触发器的共同动作特点是触发器的次态仅取决于CLK信号的上升沿或下降沿到达时输入的逻辑状态,故有效地提高了触发器的抗干扰能力
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