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  • 这种触发器的逻辑功能是:不论触发器原来的状态如何,输入端的数据D(无论D=0,还是D=1)都将在时钟clk的上升沿被送入触发器,使得Q=D。其特征方程可描述为Qn+1=Dn。D触发器的真值表二:带复位端的D触发器D触发器...

    一:最简D触发器

    D为信号 输入端,clk为时钟控制端,Q为信号输出端。这种触发器的逻辑功能是:不论触发器原来的状态如何,输入端的数据D(无论D=0,还是D=1)都将在时钟clk的上升沿被送入触发器,使得Q=D。其特征方程可描述为Qn+1=Dn。

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    D触发器的真值表

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    二:带复位端的D触发器

    在D触发器的实际使用过程中,有时候需要一个复位端(也称清零端)

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    电路上电时,电路的逻辑处于不定状态,复位脉冲的到来将电路初始化为Q=0的状态。随后,在时钟的控制下输出端D的数据在每个时钟上升沿被置到输出端Q。

    (1)同步清零代码

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    (2)异步清零代码

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    同步清零和异步清零触发器的电路代码只是在always后的敏感向量表上有所不同。对于同步清零,并不是清零信号一变化电路马上就会被置0,清零信号有效后需等待时钟的有效边沿到来后电路才会有动作,因此不应把清零信号写入敏感向量表中。而异步清零时,只要清零信号有效,电路就会马上更新,输出置0,因此对于异步电路,清零信号有必要写入敏感向量表中。

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  • 大多数D触发器逻辑电路中是用来存储数据的。那么存在的问题是D Latch(D锁存器)和D-Flip-Flop(D触发器)有着什么样的区别呢?最明显的区别就是,D锁存器的使能端是高电平使能,而在D触发器中是使用上升沿有效来...

    大多数D触发器在逻辑电路中是用来存储数据的。那么存在的问题是D Latch(D锁存器)D-Flip-Flop(D触发器)有着什么样的区别呢?

    最明显的区别就是,D锁存器的使能端是高电平使能,而在D触发器中是使用上升沿有效来进行使能的。

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    D锁存器

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    D 触发器

    如果在ENABLE端口,电容取值

    ,电阻取值 1K,则很容易得到时间常数为0.1ms,即会得到一个高脉冲,且其宽度大致为0.1ms。

    同时应当注意的是,这个上升沿有效的表达(脉冲形式)也可以使用逻辑电路非门和与门来实现,

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    当初始状态,即输入为0时,与门的两个输入量分别是0和1,输出自然是0。但是当有一个高电平来时,由于与门需要一定的时间去进行状态转换(几个ns的时间),则会存在几个ns的时间让与门的两个输入同时保持在高电平,这时就会产生一个高电平,也就是会形成一个几ns的脉冲。

    值的注意的是,如果需要改变这一个时间,可以在与门的第二个输入串入3个/5个非门,来改变时间。


    从时序图来看D触发器和D锁存器的不一样的情况

    对于D Latch:在ENABLE为高电平期间,输出Q状态同输入D状态变化一致;

    而对于D-Flip-Flop:仅仅在ENABLE的上升沿,输出Q会随着输入的D一致,其余情况保持不变。

    上述电路的实现可以使用74LS08(与门)和74LS02(或非门)来实现。

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  • 2、熟悉集成的D触发器、JK触发器的功能; 3、初步应用D触发器和JK触发器实现简单功能电路。 二、实验内容及步骤 (一)构建一个由与非门构成的基本RS触发器,如图1所示。用该电路进行仿真: 1、在Rd和Sd端分别加入...
  • 它具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。触发器具有两个稳定状态,即0和1,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定...

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    触发器是由各种基础门电路单元组成,广泛应用于数字电路和计算机中。它具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。

    触发器具有两个稳定状态,即0和1,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器二种。触发方式有电平触发和边沿触发二种。触发器应用很广,可用做数字信号的寄存,移位寄存,分频和波形发生器等例如RS触发器;它是将两个与非门或者或非门的G1 G2的输入、输出端相互交叉连接而成。它用逻辑图和逻辑符号表示,有效高电平、低电平

    触发器按逻辑功能分类它主要有以下四种:

    ①RS触发器:即在时钟脉冲作用下,根据输入信号R,S取值不同,凡具有置0,置1和保持功能的电路,都称为RS型时钟触发器,简称为RS触发器。

    ②JK触发器:即在时钟脉冲作用下,根据输入信号J,K取值的不同,凡具有保持,置0,置1,翻转功能的电路,都称为JK型时钟触发器,简称为JK触发器。

    ③D触发器:即在时钟脉冲作用下,凡具有置0,置1功能的电路,都叫做D型时钟触发器,简称为D触发器。

    ④T触发器:即在时钟脉冲作用下,根据输入信号T取值的不同,凡具有保持和翻转功能的电路,即当T=0时能保持状态不变,T=1时一定翻转的电路,都称为T型时钟触发器,简称为T触发器。

    下面就时基555集成块构成的单稳态触发器来述一下其简单工作原理。所谓单稳态触发器它只有一个稳定状态,一个暂稳态。它在电路外加脉冲信号的作用下,可以从一个稳态转换到另一个暂稳态状态。在电路中由RC延时充放电的作用,该暂稳态保持一段时间后又回到原来的初始状态,暂稳态维持时间由RC的阻值和电容量来决定。 3426508c057bf4d5da2c8c798d2b395f.png
    电路组成如上图所示,图中R、C为单稳态触发器的定时元件,它们的连接点Vc与定时器的阈值输入端(6脚)及输出端Vo'(7脚)相连。单稳态触发器输出脉冲宽度tpo=1.1RC。Ri Ci构成输入回路的微分环节,用以使输入信号Vi的负脉冲宽度tpi限制在允许的范围内,一般tpi>5RiCi,通过微分环节,可使Vi'的尖脉冲宽度小于单稳态触发器的输出脉冲宽度tpo。若是输入信号的负脉冲宽度tpi本来就小于tpo,则微分环节可忽略。定时器的复位输入端(4脚)接高电平,控制输入端Vm通过0.01uF接地,定时器输出端Vo(3脚)作为单稳态触发器的单稳信号输出端。工作原理;当输入Vi为高电平时,Ci相当于断开。输入Vi'由于Ri的存在而为高电平Vcc。这时,①若定时器原始状态为0,则集成块(7)输出导通接地,使电容C快速放电、Vc=0,即输入6脚的信号低于2/3电源电压Vcc,此时定时器维持0不变。②若定时器原始状态为1,则集成块(7)输出对地为断开状态,这时Vcc经R向C充电,使Vc电位升高,待Vc值高于2/3电源电压Vcc时,定时器翻转到0状态。综合上述可知,单稳态触发器正常工作时,输入端未加负脉冲,Ⅴi维持高电平,则输出的Vo一定为低电平。单稳态触发器的工作过程分为下面三个阶段来分析,图为其工作波形图:924958355e98f16a6a52fbdaf5dd69ba.png

    1、触发翻转阶段:输入负脉冲Vi到来时,下降沿经RiCi微分环节在Vi'端产生下跳负向尖脉冲,其值低于负向阀值(1/3Vcc)。由于稳态时Vc低于正向阀值(2/3Vcc),固定时器翻转为1,输出Vo为高电平,集电极输出对地断开,此时单稳态触发器进入暂稳状态。

    2、暂态维持阶段:由于集电极开路输出端(7)对地断开,Vcc通过R向C充电,Vc按指数规律上升并趋向于Vcc。从暂稳态开始到Vc值到达正向阀值(2/3Vcc)之前的这段时间就是暂态维持时间tpo 。

    3、返回恢复阶段:当C充电使Vc值高于正向阀值(2/3Vcc)时,由于Vi'端负向尖脉冲已消失 ,Vi'值高于负向阀值(1/3Vcc),定时器翻转为0,输出低电平,集电极输出端(7脚)对地导通,暂态阶段结束。C通过7脚放电,使Vc值低于正向阀值(2/3Vcc),使单稳态触发器恢复稳态。

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  • 高层次描述语言(HDL)如VHDL和Verilog是综合的前端。HDL设计允许用工艺无关的方式来表示。...然而对包含不完全敏感信号表的块,综合后的逻辑在大多数情况下是正确的,目前还没有遇到因为这种情况导致综合后的...

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    高层次描述语言(HDL)如VHDL和Verilog是综合的前端。HDL设计允许用工艺无关的方式来表示。然而,不是所有的HDL结构都能被综合,不仅如此,也不是所有的HDL代码都能综合成想要的结果。

    1. 不完全敏感信号表

    DC对在process或always块中却不在敏感信号表中的信号给出一个警告。然而对包含不完全敏感信号表的块,综合后的逻辑在大多数情况下是正确的,目前还没有遇到因为这种情况导致综合后的逻辑出错的事例。

    2. 存储元件推断

    有两种类型的存储元件——锁存器和触发器,参考链接:

    Osris:Flip-Flop和Latch​zhuanlan.zhihu.com
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    锁存器为电平敏感存储元件,而触发器通常为边沿敏感。只要锁存器的使能是有效的,锁存器就是透明的(output==input)。一旦锁存器使能无效,它在其输出端保持当时输出端的值。另一方便,触发器可以由时钟的上升或下降沿触发。

    锁存器是简单器件,与触发器相比占的面积要小。然而,孙存器通常更麻烦,因为在设计中它们的存在使DFT扫描插入变得困难,而且对包含锁存器的设计进行静态时序分析特使很复杂的,这是因为当使能有效时,它们是透明的。

    以下部分介绍了如何避免锁存器以及在需要时如何推断它们。

    2.1 出现锁存器的情况

    常见的是if else和case语句中的不规范描述。

    参考链接:

    Osris:Flip-Flop和Latch​zhuanlan.zhihu.com
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    2.2 推断出寄存器的情况

    一般情况下,当敏感信号表中指定了一个边沿,就可以推断出一个寄存器,这个边沿可以是上升沿也可以是下降沿。

    下述例子是上升沿触发的D触发器:

    always @(posedge clk)

    reg_out <= data;

    下述例子是一个带异步复位的D触发器:

    always @(posedge clk or posedge reset)

    if(reset)

    reg_out <= 1'b0;

    else

    reg_out <= data;

    如果将上述例子的”reset“信号从敏感信号表移除,就得到同步复位。在这种情况下,由于块只由时钟沿触发,所以也只在时钟沿进行复位。

    工艺库中如果缺乏下降沿/负边沿触发的触发器,会导致DC推断一个带反相器的上升沿触发的触发器。

    3. 多路选择器推断

    依据设计要求,可用不同的方法进行HDL编码来推断使用多路选择器的各种结构。它们包括所有输入到输出有相同延时的单个多路选择器,或使用接连结构多路选择器以优先选择输入信号的优先级编码器。

    3.1 使用case语句的多路选择器

    通常,if语句用于推断锁存器和优先级编码器,而case语句用于实现多路选择器。为避免在case语句中综合出锁存器,case语句的default部分(对于Verilog)应当总是被指定的。

    3.2 if语句与case语句——优先级事例

    有多个分支的多重if语句生成优先级编码器结构。

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    该例子中,综合后将生成级联多路选择器结构的优先级编码器,如图所示:

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    如果上例使用case语句,可以得到这样的综合结果:

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    4. 三态推断

    当高阻(Z)赋给输出时,可以综合出三态逻辑,一般不使用三态逻辑,原因如下:

    ——降低可观测性;

    ——难以被优化,因为不能缓冲:这可能导致max_fanout为例和重负载连线。

    然而,三态逻辑却能够显著节省面积。

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    5. 顺序相关

    Verilog/VHDL都提供顺序相关/无关的变量赋值。以Verilog为例,其包含阻塞与非阻塞两种赋值方式

    参考链接:

    Osris:阻塞赋值与非阻塞赋值​zhuanlan.zhihu.com
    f5168d5a63335dd31d2e450ee7aae922.png

    本节和上一节:

    https://mp.weixin.qq.com/s?__biz=Mzg4OTIwNzE4Mg==&mid=2247483744&idx=1&sn=7ace293fec7a9a904ab89e846e4f1fc2&chksm=cfee2181f899a897039450555004872d1a29caacca725f2f6f96abbf64cd96d2e277a919eec6&token=171333774&lang=zh_CN#rd​mp.weixin.qq.com

    主要介绍了适用于综合的划分和编码风格,其重点在于编写设计时要”考虑硬件电路“。

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双d触发器的逻辑功能