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  • 实验用仪器设备及材料数字实验箱,数字万用表,双D触发器741LS74,双JK触发器74LS112,TTL四-2输入与非门741S00。74LS74和741S112的管脚分配图如图4.5.1所示。设计要求1.设计任务设计产生时钟脉冲信号的实验方案。设计...

    实验用仪器设备及材料

    数字实验箱,数字万用表,双D触发器741LS74,双JK触发器74LS112,TTL四-2输

    入与非门741S00。74LS74和741S112的管脚分配图如图4.5.1所示

    e95872d648b09cf3df2746705bcd0bf4.png

    设计要求

    1.设计任务

    设计产生时钟脉冲信号的实验方案。

    设计测试JK触发器功能的实验方案。

    设计测试D触发器功能的实验方案。

    设计用与非门将JK触发器转换成D触发器的电路

    设计用与非门将D触发器转换成JK触发器的电路。

    2.设计提示

        触发器具有两个稳定状态,用以表示逻辑状态1和0。在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。

    在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用741LS112双JK触发器,是下降沿触发的边沿触发器。

    JK触发器的特性方程为:Q*=JQ'+K'Q

    J和K是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成与的关系。Q与Q为两个互补输出端。通常把Q=0、=1的状态定为触发器0状态;而把Q=1,Q=0定为1状态。JK触发器常被用作缓冲存储器、移位寄存器和计数器。JK触发器的逻辑符号如图4.5.2所示

    在输入信号为单端的情况下,D触发器用起来最为方便,双D触发器741S74为上升沿触发的边沿触发器,触发器的状态只取决于时钟到来前D端的状态。D触发器的应用很广,可用作数字信号的寄存、移位寄存、分频和波形发生等。D触发器逻辑符号如图4.5,3所示。

    D触发器的特性方程为:Q*=D

    实验内容、方法及步骤

    1.测试双JK触发器74LS112的逻辑功能
    (1)测试RD'、SD'的复位、置位功能
    任取一只JK触发器,RD'、SD'、J、K端接逻辑开关输出插口,CLK端接单次脉
    冲源,Q、Q'端接至逻辑电平显示输入插口。要求改变RD'、SD'(J、K、CLK处于任
    意状态),并在RD'=0(SD'=1)或SD'=0(RD'=1)作用期间任意改变J、K及CLK的状态,
    观察Q、Q'状态。测试结果记入表4.5.1中。
    2)测试JK触发器的逻辑功能
    按触发器功能表改变JKCK端状态,观察Q、Q状态变化,观察触发器状

    态更新是否发生在CLK脉冲的下降沿,将测试结果记入表4.5.1中。

    fbf3ae333286b0463b50e993a6e13b5f.png

    2.测试双D触发器74LS74的逻辑功能

    (1)测试D触发器的逻辑功能

    任取一只D触发器,D端接逻辑开关输出插口,CLK端接单次脉冲源,Q、Q'端接至逻辑电平显示输入插口。观察触发器状态更新是否发生在CLK脉冲的

    上升沿(即由0→1),测试结果记入表4.5,2中。

    cbd79848c186332fb210ff2e01c31e3d.png

    3.D触发器转换成JK触发器
    用双D触发器74LS74和与非门74LS00构成JK触发器,参考电路如图4.5.7所示,根据JK触发器功能表验证其逻辑功能。
    4.用741LS112实现4进制加法(减法)计数器
    用双JK触发器74LS112构成4进制加法计数器,参考电路如图4.5.8所示,CLK端接连续脉冲时钟源,Q1、Q0端接至逻辑电平显示输入插口。观察Q1、Q0。状态更新规律画出状态转换图。

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  • 这就结合了方面的优点,很好的克服了异步复位的缺点(因为异步复位的问题主要出现在复位信号释放的时候,具体原因可见上文)。其实做起来也并不难,我推荐一种我经常使用的方式吧:那就是在异步复位键后加上一个所谓...

    2:推荐的复位方式

    所谓推荐的复位方式就是上文中所说的:“异步复位,同步释放”。这就结合了双方面的优点,很好的克服了异步复位的缺点(因为异步复位的问题主要出现在复位信号释放的时候,具体原因可见上文)。

    其实做起来也并不难,我推荐一种我经常使用的方式吧:那就是在异步复位键后加上一个所谓的“reset synchronizer”,这样就可以使异步复位信号同步化,然后,再用经过处理的复位信号去作用系统,就可以保证比较稳定了。reset sychronizer的Verilog代码如下:

    module Reset_Synchronizer

    (output reg rst_n, input clk, asyncrst_n);

    reg rff1;

    always @ (posedge clk , negedge asyncrst_n) begin

    if (!asyncrst_n) {rst_n,rff1} <= 2'b0;

    else {rst_n,rff1} <= {rff1,1'b1};

    end

    endmodule

    大家可以看到,这就是一个dff,异步复位信号直接接在它的异步复位端口上(低电平有效),然后数据输入端rff1一直为高电平‘1’。倘若异步复位信号有效的话,触发器就会复位,输出为低,从而复位后继系统。但是,又由于这属于时钟沿触发,当复位信号释放时,触发器的输出要延迟一个时钟周期才能恢复成‘1’,因此使得复位信号的释放与时钟沿同步化。

    此外,还有一种方法更为直接,就是直接在异步复位信号后加一个D触发器,然后用D触发器的输出作为后级系统的复位信号,也能达到相同的效果。这里就不多说了。

    3:多时钟系统中复位的处理方法

    这是一个很实际的问题,因为在较大型的系统中,一个时钟驱动信号显然不能满足要求,一定会根据系统的要求用多个同源时钟(当然也可以是非同源了)去驱动系统的不同部分。那么在这样的多时钟系统中,复位键怎么设置?它的稳定与否直接关系到了整个系统的稳定性,因此要格外注意(在我看来,复位信号在同步时序系统中的地位和时钟信号一样重要)。下面就说一下具体的处理方法,当然所遵循的原则就仍应该是上文的“异步复位,同步释放”:

    1.non-coordinated reset removal:顾名思义,就是同一个系统中的多个同源时钟域的复位信号,由彼此独立的“reset synchronizer”驱动。当异步复位信号有效时,各时钟域同时复位,但是复位释放的时间由各自的驱动时钟决定,也是就说:时钟快的先释放,时钟慢的后释放,但是各复位信号之间没有先后关系。

    2.sequence coordinated reset removal:这是相对于上述方式来说的,也就是说各时钟域的复位信号彼此相关,各个部分系统虽然也同时复位,但是却分级释放。而分级的顺序可由各个“reset synchronizer”的级联方式决定。可以先复位前级,再复位后级,也可以反过来。反正方式很灵活,需要根据实际需要而定。由于图片上传问题,我只能用程序表示了,

    例子:三级复位系统,系统中的时钟分别为1M,2M,11M:

    第一级Reset_Sychronizer程序:

    module Reset_Synchronizer

    (output reg rst_n,

    inputclk, asyncrst_n);

    reg rff1;

    always @ (posedge clk , negedge asyncrst_n)

    begin

    if (!asyncrst_n) {rst_n,rff1} <= 2'b0;

    else {rst_n,rff1} <= {rff1,1'b1};

    end

    endmodule

    第2,3级的Reset_Sychronizer程序:

    module Reset_Synchronizer2

    (output reg rst_n,

    inputclk, asyncrst_n,d);

    reg rff1;

    always @ (posedge clk , negedge asyncrst_n) begin

    if (!asyncrst_n) {rst_n,rff1} <= 2'b0;

    else {rst_n,rff1} <= {rff1,d};

    end

    endmodule

    顶层模块的源程序:

    include "Reset_Synchronizer.v"

    include "Reset_Synchronizer2.v"

    module AsynRstTree_Trans

    ( inputClk1M,Clk2M,Clk11M,SysRst_n,

    output SysRst1M_n,SysRst2M_n,SysRst11M_n

    );

    Reset_Synchronizer Rst1M(.clk(Clk1M),. asyncrst_n(SysRst_n),.rst_n(SysRst1M_n));

    Reset_Synchronizer2Rst2M(.clk(Clk2M),.d(SysRst1M_n),. asyncrst_n(SysRst_n),.rst_n(SysRst2M_n));

    Reset_Synchronizer2Rst11M(.clk(Clk11M),.d(SysRst2M_n),. asyncrst_n(SysRst_n),.rst_n(SysRst11M_n));

    endmodule

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  • 地弹的形成:芯片内部的地和芯片外的PCB地平面之间不可避免的会有一个小电感。...输出芯片内部的CMOS等输入单元简单的等效为一个单刀掷开关,RH和RL分别为高电平输出阻抗和低电平输出阻抗,均设为20欧。GN...

    地弹的形成:

    芯片内部的地和芯片外的PCB地平面之间不可避免的会有一个小电感。这个小电感正是地弹产生的根源,同时,地弹又是与芯片的负载情况密切相关的。下面结合图介绍一下地弹现象的形成。

    0e29562693c4aea004cb02ec0da8d183.png

    简单的构造如上图的一个小“场景”,芯片A为输出芯片,芯片B为接收芯片,输出端和输入端很近。输出芯片内部的CMOS等输入单元简单的等效为一个单刀双掷开关,RH和RL分别为高电平输出阻抗和低电平输出阻抗,均设为20欧。GNDA为芯片A内部的地。GNDPCB为芯片外PCB地平面。由于芯片内部的地要通过芯片内的引线和管脚才能接到GNDPCB,所以就会引入一个小电感LG,假设这个值为1nH。CR为接收端管脚电容,这个值取6pF。这个信号的频率取200MHz。虽然这个LG和CR都是很小的值,不过,通过后面的计算我们可以看到它们对信号的影响。

    先假设A芯片只有一个输出脚,现在Q输出高电平,接收端的CR上积累电荷。当Q输出变为低电平的时候。CR、RL、LG形成一个放电回路。自谐振周期约为490ps,频率为2GHz,Q值约为0.0065。

    使用EWB建一个仿真电路。(很老的一个软件,很多人已经不懈于使用了。不过我个人比较依赖它,关键是建模,模型参数建立正确的话仿真结果还是很可靠的,这个小软件帮我发现和解决过很多实际模拟电路中遇到的问题。这个软件比较小,有比较长的历史,也比较成熟,很容易上手。建议电子初入门的同学还是熟悉一下。)因为只关注下降沿,所以简单的构建下面一个电路。起初输出高电平,10纳秒后输出低电平。为方便起见,高电平输出设为3.3V,低电平是0V。(实际200M以上芯片IO电压会比较低,多采用1.5-2.5V。)

    c90be2fbc97e6102b72c4c3f3a52e3ac.png

    电感两端波形如下所示。电压为2V/格,可以看到下冲可以到-600mV。

    500cf8d8b8a65c7d136b185d7fd7ee92.png

    于是输出低电平信号如下图所示:

    da1d0866616729b4e1b1407f04b881cb.png

    我们看到实际上由于RL的作用,接收端下冲只到71mV。

    这个RL的作用很大。如果这个值是2欧的话,Q值增大10倍。(这是假设,只为更形象的说明其作用,实际不会做到这么小的。)可以看到下冲可以到-2.6V。

    fd8aa5bfb96792fc85742d21b51ccda5.png

    而芯片B接收端信号也恶化很多。信号下冲已经到了-2.5V。

    924a5959da5040c3e10b1d04e62c3afc.png

    前面我们只分析了一个输出变化引起内部地弹的情况。当出现一组数据线同时由高电平翻转为低电平时(假设为10根),则等效模型为RL为2欧,CR为60pF。电感两端波形如下图所示:(芯片内部地最低到-1.69V,信号端下冲也达到-1.48V)

    00c1aac76dd0891bca5c1ea956d6e3c4.png

    芯片加工过程中会采用各用工艺尽可能的缩小LG的值,并且通过增加地引线的方式减小LG的值(等效为并联)。比如一片1000脚左右的BGA封装芯片。有一组输出总线宽度为72bit,而芯片引出地引脚为200根。那么这个电路可以等效为下面的形式:

    12595bbf449b70e35b219acce342c8f5.png

    芯片内部地的波形如下图所示:(下冲只有320mV)

    86f5e76bdf6d603a26273ead8839d7a9.png

    可以看到,一方面通过增加地引线数目,地弹现象得到了很大的改善;另一方面,72根数据线同时翻转的几率也很低,所以地弹得到了很有效的控制。然而,不是所有的芯片都能提供足够多的地,除了BGA封装,其它封装地引线还是比较少的。如果一个芯片有18个输出,只有4个地引脚。那么RL变为1.25欧,CR为96pF,LG为0.25nH,芯片地上的地弹情况就会比起初假设的情况更糟了。可以看到下冲已经到了-1.23V。

    60a56bfe78d7b226ebacab44069b6471.png

    地弹的影响:

    看到了上面地弹分析和相关波形,我们第一感觉总会认为地弹最大的危害是给输出信号增加了下冲。其实不然,地弹最大的危害其实在于对输入的影响――会形成二次触发。下面结合图分析一下二次触发是怎么形成的。

    再构造一个简单模型。在前面的模型基础上给芯片A加入了一个输入端――构造一个触发时钟的上升沿。模拟场景为:在9.8ns的时候这个上升沿产生,上升时间大概为660ps。在10ns的时候时钟信号达到高电平并触发了所有输出由高电平翻转为低电平。

    282fbe18384243bfe2a4fd1e5dcc0dbd.png

    真实情况下,时钟输入端的6pF电容(管脚电容)下边应该接到芯片地的,但那样波形会比较复杂(不是一个单调的上升沿),为获得一个单调的上升沿,以更直观的说明问题,暂把电容模型直接并在时钟输入与PCB的地之间。

    可以看到下面的波形情况:

    7819e0b904cb5d92127a3d86b68ebeda.png

    而对芯片来说,接收端的信号是相对内部地的。也就是说对于芯片A来说,它认为输入时钟是信号与内部地的差。即芯片理解的波形是下面的样子:

    ca926ffe34dd8091d32cc878b41efdb6.png

    可以看到芯片内会认为时钟上有一个回沟,从而造成触发器的二次触发。如果是一个计数器时钟输入的话一个上升沿就会被计为两个上升沿;如果是锁存器的话,就会重新锁存一下数据,这里需要注意,这个回沟会叠加到每一个输入信号端。也就是说二次触发时锁存到的数据可能是错误的数据!

    这里仿真的回沟幅度比较大,主要是一次触发后的那个下降沿(对应电感两端的上升沿)。如果情况真的如我们上面看到的波形一样,那芯片怎么还能正常工作呢??下面来解释一下:

    其实,上面为了更好的理解对输入的影响,对大家做了一个误导。(今天愚人节,说谎有理^_^)关键就在那个输入端的6pF电容!把这个小电容按实际情况接到芯片内部地上的话,情况就大不一样了。

    f2b8f4e98ec917aa7f8cd6e793a12803.png

    下面看一下相对PCB地平面输入时钟波形和芯片内部地的电平变化:(高的一条线为输入时钟信号,低的一条为芯片内部地。在9.8ns和10ns分别有一次正向跳变。)

    fe10466e80464dba4f4c99a55394847a.png
    fc4c8debe451cdbb90e948f5bbeb5d1d.png

    怎么会这样?回沟完全没有了!?只是在10ns后出现了一个小台阶…下面我们分析一下原因^_^

    小台阶的出现是因为芯片B的输入端积累的正电荷反灌了回来,而又不能马上通过电感(电感的电流不能瞬间变化),于是在电感两端产生了一个与输出电压相等的电势。而在9.8ns的时候由于时钟信号的高电平,已经有电流通过输入端小电容,然后又通过电感了。于是电感中已经允许有电流通过,在10ns的时候电流再回灌的话就可以通过电感了,(这个时候前边时钟输入端的小电容基本不过电容了,所以看到前一个波形里时钟会有两个跳变)于是回沟就看不到了(但并不是没有了,图上看不到回沟主要是因为10ns的时候时钟信号在中心电平附近,还和很多条件相关,比如:把输入时钟端的电容设为4pF的话,就又有了一个小回沟,就不细说了,要不今天就甭吃晚饭了^_^)。

    下面再做一点很小的修改(在时钟信号线或芯片管脚与PCB的地之间有一个小电容1.5pF):

    e04c656835c8497d4ce7a18876420069.png

    呵呵,是不是有想吐的感觉?它又出来了…

    2d2d6c42fe5577db0c5652d9f30563fc.png

    地弹的测量:

    地弹要测量芯片内部的地电平变化,总不能割开芯片去测吧?确实是没有办法直接测到,不过,对CPLD或FPGA可以大致的测量内部地弹情况的。可以把某一个管脚设为低电平输出。大多芯片内部地与输出低电平之间的压差是基本不变的。测量这个低电平输出的电压波形就能反应出内部地弹情况了。示波器带宽要够啊!对测试技巧要求也比较高^_^

    地弹的规避:

    通过上面的分析,我们了解了地弹的机理,可以采取一些措施来规避(暂时只能想到这些了):

    1、 设计CPLD或FPGA等逻辑器件的时候尽可能不要同时对大量的输出进行翻转。

    2、 输出不要带太多负载。

    3、 加始端串阻匹配。相当于增大了开始建的模型里的RL。

    4、 终端并联匹配也能起到很好的效果。(电流可以不单走电感了)

    5、 对芯片前边的输入也不容忽视,可以看到例中1.5pF小电容的作用^_^(一个小过孔焊盘与地之间的电容也近0.3pF呢。)

    芯片制造商也可以:

    1、 引比较多的地线,减小LG。

    2、 改进制造工艺,减小LG。(几乎是到头了…)

    3、 芯片内部将输入和输出地分开,这样输出引起的地弹就不会影响到输入端了。也就避免了二次触发。

    4、 采用差分结构。差分结构里也有电感,但是对差分结构进行分析的话,不难发现电感中的电流在0和1的逻辑状态是方向和大小都不变的。不会有电平翻转后电荷不能通过电感的现象。

    和地弹机理相同,还有电源弹射呢^_^机理相同,就不再重复了。

    本想花一上午搞定的,没想到整整花了一天时间…有点奢侈了。当过节了,希望对大家有用。水平有限,有理解错误的地方还望提醒。

    下面附上一些常见封装的引脚电感LG。

    14脚DIP:8nH。

    68脚DIP:35nH。

    68脚PLCC:7nH。

    丝焊:1nH。(将一个未密封的管芯背向放在PCB板上,把芯片上的小焊盘和PCB之间的小焊盘用细线焊接起来,很少用)

    BGA:0.1nH。

    内容整理自网络

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  • 文章目录21.1稳态触发器21.1.1 RS触发器1.基本RS触发器 ...RS触发器、JK触发器、D触发器和T触发器等; 按其结构 分 主从型触发器和维持阻塞型触发器等。 21.1.1 RS触发器 1.基本RS触发器 ...

    21.1双稳态触发器

    • 触发器按其稳定工作状态
    • 分双稳态触发器、单稳态触发器、无稳态触发器(多谐振荡器)等。
    • 双稳态触发器按
      • 其逻辑功能分
      • RS触发器、JK触发器、D触发器和T触发器等;
    • 按其结构
      • 主从型触发器和维持阻塞型触发器等。

    21.1.1 RS触发器

    1.基本RS触发器

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    2020-09-14 00:31:40
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  • 负边沿JK触发器74LS112芯片的逻辑符号如下图所示,通过实验填写下表。 1 -Sd -Rd CP J K Qn Qn+1 0 1 X X X X 1 0 X X X X 1 1 ↓ 0 X X 1 1 ↓ 1 X 0 1 1 ↓ X 0 1 1 1 ↓ X 1 1 五、实验...
  • 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器(6位右移寄存器) 19.二十四进制双向计数器 20.二选一 21.分频器 22.含...

空空如也

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双jk触发器