LocalBUS总线读写寄存器的Verilog代码实现（二）-inout型双向总线Testbench的编写
 
Testbench 注意事项
Teshbench 源码
仿真波形
 

 
Testbench 注意事项
 
在本例中，testbench 的难点在于如何对双向信号进行仿真，通过查找资料，我找到用下方法来实现inout型信号的仿真。
 
reg [7:0]BMD$inout$reg;
wire [7:0]BMD = BMD$inout$reg;
 
Teshbench 源码
 
写总线的时候通过
 BMD$inout$reg = 8’ha5;
 来赋值。
 读总线的时候只需要给地址赋值即可。
 
`timescale 1ns/1ns
`define clock_period 20

module regs_tb;
	reg clk;
	reg rst_n;
	
	reg [7:0]BMA;

	reg nBOE;
	reg nBWE;
	reg nBCS1;

	reg [7:0]BMD$inout$reg = 8'b0000_0000;
	wire [7:0]BMD = BMD$inout$reg;

	wire HDDog_close;  //8'h60,	F500_180  ADDR[9:2] write 5a
//	wire SFTDog_close; //8'h71,   F500_01C4 read close soft dog
//	wire SFTDog_open;  //8'h71,   F500_01C4 write a5 open soft dog
	wire SFTDog_en;
	wire SFTDog_clr;	 //8'h72,   F500_01C8 write aa
	
	wire SFTDog_close_view; //8'h71,   F500_01C4 read close soft dog
	wire SFTDog_open_view;  //8'h71,   F500_01C4 write a5 open soft dog
	

assign 	SFTDog_close_view = regs0.SFTDog_close;
assign 	SFTDog_open_view = regs0.SFTDog_open;
	
	regs	regs0(
			.Clk(clk),
			.Rst_n(rst_n),
			.BMA(BMA),
			.BMD(BMD),
			.nBOE(nBOE),
			.nBWE(nBWE),
			.nBCS1(nBCS1),
			.HDDog_close(HDDog_close),
			.SFTDog_en(SFTDog_en),
			.SFTDog_clr(SFTDog_clr)
	);
	
	initial clk = 1;
	always #(`clock_period/2) clk = ~clk;
	
	initial begin
		rst_n = 1'b0;
		#(`clock_period *100);
		rst_n = 1'b1;
		#(`clock_period *100);
		
		nBCS1 = 1;
		nBOE = 1;
		nBWE = 1;
		BMA = 8'hff;
		BMD$inout$reg = 8'hzz;
		#(`clock_period *100);
		
	//read
		BMA = 8'h61;
		nBCS1 = 0;
		#(`clock_period *2);	
		nBOE = 0;
		nBWE = 1;
		#(`clock_period *3);
		nBOE = 1;
		nBWE = 1;
		#(`clock_period *2);
		nBCS1 = 1;
		BMA = 8'hff;
		#(`clock_period *10);
		
    //write
		BMA = 8'h61;
		BMD$inout$reg = 8'ha5;
		nBCS1 = 0;
		#(`clock_period *2);		
		nBOE = 1;
		nBWE = 0;
		#(`clock_period *3);
		nBOE = 1;
		nBWE = 1;
		#(`clock_period *2);
		nBCS1 = 1;
		BMA = 8'hff;
		BMD$inout$reg = 8'hzz;
		#(`clock_period *10);
		
	//read
		BMA = 8'h61;
		nBCS1 = 0;
		#(`clock_period *2);	
		nBOE = 0;
		nBWE = 1;
		#(`clock_period *3);
		nBOE = 1;
		nBWE = 1;
		#(`clock_period *2);
		nBCS1 = 1;
		BMA = 8'hff;
		#(`clock_period *10);
		
	 //write  HDDog_close
		BMA = 8'h60;
		BMD$inout$reg = 8'h5a;
		nBCS1 = 0;
		#(`clock_period *2);		
		nBOE = 1;
		nBWE = 0;
		#(`clock_period *3);
		nBOE = 1;
		nBWE = 1;
		#(`clock_period *2);
		nBCS1 = 1;
		BMA = 8'hff;
		BMD$inout$reg = 8'hzz;
		#(`clock_period *10);
		

	//read SFTDog_close
		BMA = 8'h71;
		nBCS1 = 0;
		#(`clock_period *2);	
		nBOE = 0;
		nBWE = 1;
		#(`clock_period *3);
		nBOE = 1;
		nBWE = 1;
		#(`clock_period *2);
		nBCS1 = 1;
		BMA = 8'hff;
		#(`clock_period *10);
		
	 //write  SFTDog_open
		BMA = 8'h71;
		BMD$inout$reg = 8'ha5;
		nBCS1 = 0;
		#(`clock_period *2);		
		nBOE = 1;
		nBWE = 0;
		#(`clock_period *3);
		nBOE = 1;
		nBWE = 1;
		#(`clock_period *2);
		nBCS1 = 1;
		BMA = 8'hff;
		BMD$inout$reg = 8'hzz;
		#(`clock_period *30);
		
			//read SFTDog_close
		BMA = 8'h71;
		nBCS1 = 0;
		#(`clock_period *2);	
		nBOE = 0;
		nBWE = 1;
		#(`clock_period *3);
		nBOE = 1;
		nBWE = 1;
		#(`clock_period *2);
		nBCS1 = 1;
		BMA = 8'hff;
		#(`clock_period *30);
		
	 //write  SFTDog_open
		BMA = 8'h71;
		BMD$inout$reg = 8'ha5;
		nBCS1 = 0;
		#(`clock_period *2);		
		nBOE = 1;
		nBWE = 0;
		#(`clock_period *3);
		nBOE = 1;
		nBWE = 1;
		#(`clock_period *2);
		nBCS1 = 1;
		BMA = 8'hff;
		BMD$inout$reg = 8'hzz;
		#(`clock_period *30);
		
	 //write  SFTDog_clr
		BMA = 8'h72;
		BMD$inout$reg = 8'haa;
		nBCS1 = 0;
		#(`clock_period *2);		
		nBOE = 1;
		nBWE = 0;
		#(`clock_period *3);
		nBOE = 1;
		nBWE = 1;
		#(`clock_period *2);
		nBCS1 = 1;
		BMA = 8'hff;
		BMD$inout$reg = 8'hzz;
		#(`clock_period *10);
		
		$stop;
	end
	
endmodule


 
仿真波形
 
待测试寄存器上电默认值为0x3c，执行一次写操作（写入0xa5），再次读寄存器，返回值为0xa5。操作成功。
 

 
总线(Bus)：是计算机各种功能部件之间传送信息的公共通信干线.
 
总线(Bus)：是计算机各种功能部件之间传送信息的公共通信干线，它是由导线组成的传输线束， 按照计算机所传输的信息种类，计算机的总线可以划分为数据总线、地址总线和控制总线，分别用来传输数据、数据地址和控制信号。总线是一种内部结构，它是cpu、内存、输入、输出设备传递信息的公用通道，主机的各个部件通过总线相连接，外部设备通过相应的接口电路再与总线相连接，从而形成了计算机硬件系统。在计算机系统中，各个部件之间传送信息的公共通路叫总线，微型计算机是以总线结构来连接各个功能部件的。
 

  
 
 
总线按功能和规范可分为五大类型:
 
数据总线(Data Bus)：在CPU与RAM之间来回传送需要处理或是需要储存的数据。
地址总线(Address Bus)：用来指定在RAM(Random Access Memory)之中储存的数据的地址。
控制总线(Control Bus)：将微处理器控制单元(Control Unit)的信号，传送到周边设备，一般常见的为 USB Bus和1394 Bus。
扩展总线(Expansion Bus)：可连接扩展槽和电脑。
局部总线(Local Bus)：取代更高速数据传输的扩展总线。
 
其中的数据总线DB(Data Bus)、地址总线AB(Address Bus)和控制总线CB(Control Bus)，也统称为系统总线，即通常意义上所说的总线。
 
数据总线(Data Bus)：是双向三态形式的总线，即他既可以把CPU的数据传送到存储器或I/O接口等其它部件，也可以将其它部件的数据传送到CPU。数据总线的位数是微型计算机的一个重要指标，通常与微处理的字长相一致。例如Intel 8086微处理器字长16位，其数据总线宽度也是16位。需要指出的是，数据的含义是广义的，它可以是真正的数据，也可以是指令代码或状态信息，有时甚至是一个控制信息，因此，在实际工作中，数据总线上传送的并不一定仅仅是真正意义上的数据。
 
是CPU与内存或其他器件之间的数据传送的通道。
数据总线的宽度决定了CPU和外界的数据传送速度。
每条传输线一次只能传输1位二进制数据。eg: 8根数据线一次可传送一个8位二进制数据(即一个字节)。
数据总线是数据线数量之和。
 
地址总线(Address Bus)是专门用来传送地址的，由于地址只能从CPU传向外部存储器或I/O端口，所以地址总线总是单向三态的，这与数据总线不同。地址总线的位数决定了CPU可直接寻址的内存空间大小，比如8位微机的地址总线为16位，则其最大可寻址空间为2^16=64KB，16位微型机(x位处理器指一个时钟周期内微处理器能处理的位数(1 、0)多少，即字长大小)的地址总线为20位，其可寻址空间为2^20=1MB。一般来说，若地址总线为n位，则可寻址空间为2^n字节。
 
CPU是通过地址总线来指定存储单元的。
地址总线决定了cpu所能访问的最大内存空间的大小。eg:20根地址线能访问的最大的内存为2^20位二进制数据(1MB)
地址总线是地址线数量之和。
 
控制总线(Control Bus)用来传送控制信号和时序信号。控制信号中，有的是微处理器送往存储器求信号、设备就绪信号等。因此，控制总线的传送方向由具体控制信号而定，(信息)一般是双向的，控制总线的位数要根据系统的实际控制需要而定。实际上控制总线的具体情况主要取决于CPU。
 
CPU通过控制总线对外部器件进行控制。
控制总线的宽度决定了CPU对外部器件的控制能力。
控制总线是控制线数量之和。

芯 片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输 出。 inout在具体实现上一般用三态门来实现。三态门的第三个状态就是高阻'Z'。 当inout端口不输出时，将三态门置高阻。这样信号就不会因为两端同时输出而出错了,更详细的内容可以搜索一下三态门tri-state的资料.
1 使用inout类型数据,可以用如下写法:
inout data_inout;
input data_in;
reg data_reg;//data_inout的映象寄存器
reg link_data;
assign data_inout=link_data?data_reg:1’bz;//link_data控制三态门
//对于data_reg,可以通过组合逻辑或者时序逻辑根据data_in对其赋值.通过控制link_data的高低电平,从而设置data_inout是输出数据还是处于高阻态,如果处于高阻态,则此时当作输入端口使用.link_data可以通过相关电路来控制.
2 编写测试模块时,对于inout类型的端口,需要定义成wire类型变量,而其它输入端口都定义成reg类型,这两者是有区别的.
当上面例子中的data_inout用作输入时,需要赋值给data_inout,其余情况可以断开.此时可以用assign语句实现:assign data_inout=link?data_in_t:1’bz;其中的link ,data_in_t是reg类型变量,在测试模块中赋值.
另外,可以设置一个输出端口观察data_inout用作输出的情况:
Wire data_out;
Assign data_out_t=(!link)?data_inout:1’bz;
else，in RTL
inout use in top module(PAD)
dont use inout(tri) in sub module
也就是说，在内部模块最好不要出现inout，如果确实需要，那么用两个port实现，到顶层的时候再用三态实现。理由是：在非顶层模块用双向口的话，该 双向口必然有它的上层跟它相连。既然是双向口，则上层至少有一个输入口和一个输出口联到该双向口上，则发生两个内部输出单元连接到一起的情况出现，这样在 综合时往往会出错。
对双向口，我们可以将其理解为2个分量：一个输入分量，一个输出分量。另外还需要一个控制信号控制输出分量何时输出。此时，我们就可以很容易地对双向端口建模。
例子：
CODE:
module dual_port (
....
inout_pin,
....
);
inout inout_pin;
wire inout_pin;
wire input_of_inout;
wire output_of_inout;
wire out_en;
assign input_of_inout = inout_pin;
assign inout_pin = out_en ? output_of_inout : 高阻;
endmodule
可见，此时input_of_inout和output_of_inout就可以当作普通信号使用了。
在仿真的时候，需要注意双向口的处理。如果是直接与另外一个模块的双向口连接，那么只要保证一个模块在输出的时候，另外一个模块没有输出（处于高阻态）就可以了。
如果是在ModelSim中作为单独的模块仿真，那么在模块输出的时候，不能使用force命令将其设为高阻态，而是使用release命令将总线释放掉
很多初学者在写testbench进行仿真和验证的时候，被inout双向口难住了。仿真器老是提示错误不能进行。下面是我个人对inout端口写 testbench仿真的一些总结，并举例进行说明。在这里先要说明一下inout口在testbench中要定义为wire型变量。
先假设有一源代码为：
module xx(data_inout , ........);
inout data_inout;
........................
assign data_inout=(! link)?datareg:1'bz;
endmodule
方法一：使用相反控制信号inout口，等于两个模块之间用inout双向口互连。这种方法要注意assign 语句只能放在initial和always块内。
module test();
wire data_inout;
reg data_reg;
reg link;
initial begin
..........
end
assign data_inout=link?data_reg:1'bz;
endmodule
方法二：使用force和release语句，但这种方法不能准确反映双向端口的信号变化，但这种方法可以反在块内。
module test();
wire data_inout;
reg data_reg;
reg link;
#xx;        //延时
force data_inout=1'bx;           //强制作为输入端口
...............
#xx;
release data_inout;          //释放输入端口
endmodule
很多读者反映仿真双向端口的时候遇到困难，这里介绍一下双向端口的仿真方法。一个典型的双向端口如图1所示。

其中inner_port与芯片内部其他逻辑相连，outer_port为芯片外部管脚，out_en用于控制双向端口的方向，out_en为1时，端口为输出方向，out_en为0时，端口为输入方向。

用Verilog语言描述如下：
module bidirection_io(inner_port,out_en,outer_port);
input out_en;
inout[7:0] inner_port;
inout[7:0] outer_port;
assign outer_port=(out_en==1)?inner_port:8'hzz;
assign inner_port=(out_en==0)?outer_port:8'hzz;
endmodule

用VHDL语言描述双向端口如下：
library ieee;
use IEEE.STD_LOGIC_1164.ALL;
entity bidirection_io is
port ( inner_port : inout std_logic_vector(7 downto 0);
out_en : in std_logic;
outer_port : inout std_logic_vector(7 downto 0) );
end bidirection_io; 
architecture behavioral of bidirection_io is
begin
outer_port<=inner_port when out_en='1' else (OTHERS=>'Z');
inner_port<=outer_port when out_en='0' else (OTHERS=>'Z');
end behavioral;

仿真时需要验证双向端口能正确输出数据，以及正确读入数据，因此需要驱动out_en端口，当out_en端口为1时，testbench驱动 inner_port端口，然后检查outer_port端口输出的数据是否正确；当out_en端口为0时，testbench驱动 outer_port端口，然后检查inner_port端口读入的数据是否正确。由于inner_port和outer_port端口都是双向端口（在 VHDL和Verilog语言中都用inout定义），因此驱动方法与单向端口有所不同。
验证该双向端口的testbench结构如图2所示。

这是一个self-checking testbench，可以自动检查仿真结果是否正确，并在Modelsim控制台上打印出提示信息。图中Monitor完成信号采样、结果自动比较的功能。
testbench的工作过程为
1）out_en=1时，双向端口处于输出状态，testbench给inner_port_tb_reg信号赋值，然后读取outer_port_tb_wire的值，如果两者一致，双向端口工作正常。
2）out_en=0时，双向端口处于输如状态，testbench给outer_port_tb_reg信号赋值，然后读取inner_port_tb_wire的值，如果两者一致，双向端口工作正常。

用Verilog代码编写的testbench如下，其中使用了自动结果比较，随机化激励产生等技术。

`timescale 1ns/10ps
module tb();
reg[7:0] inner_port_tb_reg;
wire[7:0] inner_port_tb_wire;
reg[7:0] outer_port_tb_reg;
wire[7:0] outer_port_tb_wire;
reg out_en_tb;
integer i;

initial
begin
out_en_tb=0;
inner_port_tb_reg=0;
outer_port_tb_reg=0;
i=0;
repeat(20)
begin 
#50
i=$random;
out_en_tb=i[0]; //randomize out_en_tb
inner_port_tb_reg=$random; //randomize data
outer_port_tb_reg=$random;
end 
end

//**** drive the ports connecting to bidirction_io
assign inner_port_tb_wire=(out_en_tb==1)?inner_port_tb_reg:8'hzz;
assign outer_port_tb_wire=(out_en_tb==0)?outer_port_tb_reg:8'hzz;

//instatiate the bidirction_io module
bidirection_io bidirection_io_inst(.inner_port(inner_port_tb_wire),
.out_en(out_en_tb),
.outer_port(outer_port_tb_wire));

//***** monitor ******
always@(out_en_tb,inner_port_tb_wire,outer_port_tb_wire)
begin
#1;
if(outer_port_tb_wire===inner_port_tb_wire) 
begin
$display("\n **** time=%t ****",$time);
$display("OK! out_en=%d",out_en_tb);
$display("OK! outer_port_tb_wire=%d,inner_port_tb_wire=%d",
outer_port_tb_wire,inner_port_tb_wire);
end
else
begin
$display("\n **** time=%t ****",$time);
$display("ERROR! out_en=%d",out_en_tb);
$display("ERROR! outer_port_tb_wire != inner_port_tb_wire" );
$display("ERROR! outer_port_tb_wire=%d, inner_port_tb_wire=%d",
outer_port_tb_wire,inner_port_tb_wire);
end
end
endmodule