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  • 1、触发器逻辑特性验证 2、二分频实验3、利用触发器构成时序逻辑电路
  • 74系列可重触发单稳态触发器TM74HC123,稳态的脉冲宽度可以由三种方式控制。
  • 电工电子技术-第十五章 双稳态触发器和时序逻辑电路.ppt
  • 它具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。触发器具有两个稳定状态,即0和1,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定...

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    触发器是由各种基础门电路单元组成,广泛应用于数字电路和计算机中。它具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。

    触发器具有两个稳定状态,即0和1,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器二种。触发方式有电平触发和边沿触发二种。触发器应用很广,可用做数字信号的寄存,移位寄存,分频和波形发生器等例如RS触发器;它是将两个与非门或者或非门的G1 G2的输入、输出端相互交叉连接而成。它用逻辑图和逻辑符号表示,有效高电平、低电平

    触发器按逻辑功能分类它主要有以下四种:

    ①RS触发器:即在时钟脉冲作用下,根据输入信号R,S取值不同,凡具有置0,置1和保持功能的电路,都称为RS型时钟触发器,简称为RS触发器。

    ②JK触发器:即在时钟脉冲作用下,根据输入信号J,K取值的不同,凡具有保持,置0,置1,翻转功能的电路,都称为JK型时钟触发器,简称为JK触发器。

    ③D触发器:即在时钟脉冲作用下,凡具有置0,置1功能的电路,都叫做D型时钟触发器,简称为D触发器。

    ④T触发器:即在时钟脉冲作用下,根据输入信号T取值的不同,凡具有保持和翻转功能的电路,即当T=0时能保持状态不变,T=1时一定翻转的电路,都称为T型时钟触发器,简称为T触发器。

    下面就时基555集成块构成的单稳态触发器来述一下其简单工作原理。所谓单稳态触发器它只有一个稳定状态,一个暂稳态。它在电路外加脉冲信号的作用下,可以从一个稳态转换到另一个暂稳态状态。在电路中由RC延时充放电的作用,该暂稳态保持一段时间后又回到原来的初始状态,暂稳态维持时间由RC的阻值和电容量来决定。 3426508c057bf4d5da2c8c798d2b395f.png
    电路组成如上图所示,图中R、C为单稳态触发器的定时元件,它们的连接点Vc与定时器的阈值输入端(6脚)及输出端Vo'(7脚)相连。单稳态触发器输出脉冲宽度tpo=1.1RC。Ri Ci构成输入回路的微分环节,用以使输入信号Vi的负脉冲宽度tpi限制在允许的范围内,一般tpi>5RiCi,通过微分环节,可使Vi'的尖脉冲宽度小于单稳态触发器的输出脉冲宽度tpo。若是输入信号的负脉冲宽度tpi本来就小于tpo,则微分环节可忽略。定时器的复位输入端(4脚)接高电平,控制输入端Vm通过0.01uF接地,定时器输出端Vo(3脚)作为单稳态触发器的单稳信号输出端。工作原理;当输入Vi为高电平时,Ci相当于断开。输入Vi'由于Ri的存在而为高电平Vcc。这时,①若定时器原始状态为0,则集成块(7)输出导通接地,使电容C快速放电、Vc=0,即输入6脚的信号低于2/3电源电压Vcc,此时定时器维持0不变。②若定时器原始状态为1,则集成块(7)输出对地为断开状态,这时Vcc经R向C充电,使Vc电位升高,待Vc值高于2/3电源电压Vcc时,定时器翻转到0状态。综合上述可知,单稳态触发器正常工作时,输入端未加负脉冲,Ⅴi维持高电平,则输出的Vo一定为低电平。单稳态触发器的工作过程分为下面三个阶段来分析,图为其工作波形图:924958355e98f16a6a52fbdaf5dd69ba.png

    1、触发翻转阶段:输入负脉冲Vi到来时,下降沿经RiCi微分环节在Vi'端产生下跳负向尖脉冲,其值低于负向阀值(1/3Vcc)。由于稳态时Vc低于正向阀值(2/3Vcc),固定时器翻转为1,输出Vo为高电平,集电极输出对地断开,此时单稳态触发器进入暂稳状态。

    2、暂态维持阶段:由于集电极开路输出端(7)对地断开,Vcc通过R向C充电,Vc按指数规律上升并趋向于Vcc。从暂稳态开始到Vc值到达正向阀值(2/3Vcc)之前的这段时间就是暂态维持时间tpo 。

    3、返回恢复阶段:当C充电使Vc值高于正向阀值(2/3Vcc)时,由于Vi'端负向尖脉冲已消失 ,Vi'值高于负向阀值(1/3Vcc),定时器翻转为0,输出低电平,集电极输出端(7脚)对地导通,暂态阶段结束。C通过7脚放电,使Vc值低于正向阀值(2/3Vcc),使单稳态触发器恢复稳态。

    未完,请点击左下角“阅读原文”继续阅读

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  • 稳态触发器在数字电路中一般用于定时(产生一定宽度的矩形波),整形(把不规则的波形变为幅度和宽度都相等的脉冲)及延时(将输入信号延迟一定时间后输出)等。1. 555集成定时器常用的555定时器有TTL定时器5G555和CMOS...

    单稳态触发器在数字电路中一般用于定时(产生一定宽度的矩形波),整形(把不规则的波形变为幅度和宽度都相等的脉冲)及延时(将输入信号延迟一定时间后输出)等。

    1. 555集成定时器

    常用的555定时器有TTL定时器5G555和CMOS定时器CC7555等。

    555集成定时器是一种模拟电路和数字电路相结合的中规模集成电路,其电路如下图所示。

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    555定时器含有两个电压比较器C1和C2,一个由“与非“门组成的基本RS触发器,一个放电晶体管T以及由三个5KΩ的电阻组成的分压器。比较器C1的参考电压为

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    ,加在同相输入端;C2的参考电压为

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    ,加在反相输入端。两者均由分压器上取得。

    各外引线端的功能是:

    1为接地端.2为低电平出发端,由此输入触发脉冲。当2端的输入电压高于1/3UCC时,C2的输出为“1“;当输入电压低于1/3UCC时,C2的输出为”0“,使基本RS触发器置”1“。

    6为高电平触发端,由此输入触发脉冲。当输入电压低于2/3UCC时,C1的输出为“1“;当输入电压高于2/3UCC时,C1的输出为”0“,使触发器置”0“。

    4为复位端,由此输入负脉冲(或使其电压低于0.7伏)而使触发器直接复位(置“0“)。

    5为电压控制端,在此端可外加一电压以改变比较器的参考电压。不用时,经0.0.1uF的电容接“地“,以防止干扰的引入。

    7为放电端,当触发器的Q端为“1“时,放电晶体管T导通,外接电容元件通过T放电。

    3为输出端,输出电流可达200mA,因此可直接驱动继电器,发光二极管,扬声器,指示灯灯。输出高电压约低于电源电压UCC1-3V。

    8为电源端,可在5-18V范围内使用。

    2. 由555定时器组成的单稳态触发器

    下图是由555定时器组成的单稳态触发器。R和C是外接元件,触发脉冲由2端输入。

    工作原理:当触发脉冲尚未输入时,u1为“1”,其值大于

    1/3Ucc,故比较器C2的输出为“1”。在稳定状态时触发器状态:

    若Q=0, Q=1,则晶体管T饱和导通,uc=UCE(sat)其值远低于2/3Ucc,故比较器C1的输出也为“1”,触发器的状态保持不变。

    若Q=1, Q=0,则晶体管截止,Ucc通过R对电容C充电,当uc上升略高于2/3Ucc时,比较器C1的输出为“0”,将触发器置“0”,翻转为Q=0, Q=1。

    可见,在稳定状态时Q=0,即输出电压u0为“0”。

    在t1时刻,输入触发伏脉冲,其幅度低于1/3Ucc,故C2的输出为“0”,将触发器置“1”,u0由“0”变为“1”,电路进入暂稳状态。这时因Q=0,晶体管截止,电源对电容C充电。虽然在t2时刻触发脉冲已消失,C2的输出变为“1”,但充电继续进行,直到uc上升略高于2/3Ucc时(在t3时刻),C1的输出为“0”,从而使触发器自动翻转到Q=0, Q=1的稳定状态。此后电容C迅速放电。

    输出的是矩形脉冲,其宽度(暂稳状态持续时间)

    tp=RCln3=1.1RC

    结论:

    1) 改变RC值,可改变脉冲宽度,从而可以进行定时控制。

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    2) 输入脉冲的波形往往是不规则的,边沿不陡,幅度不齐,不能直接输入到数字装置,需要单稳态触发器或另外某种触发器整形。

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  • 文章目录双稳态电路锁存器LatchRS锁存器D锁存器D触发器 Flip-Flop 双稳态电路 双稳态的定义:指稳定状态有两种,一种是0,一种是1。 电路结构:两个非门交叉耦合 逻辑功能分析: 假设初始状态为1,即Q=1,由于两个...

    双稳态电路

    双稳态的定义:指稳定状态有两种,一种是0,一种是1。
    电路结构:两个非门交叉耦合
    在这里插入图片描述
    逻辑功能分析:
    假设初始状态为1,即Q=1,由于两个非门首尾相接,电路保持在Q=1,Q’=0的状态,这就是第一种稳定状态。
    在这里插入图片描述
    应用:双稳态电路有两个稳定状态1和0,可以存储数据。锁存器、寄存器都是双稳态器件。

    锁存器Latch

    why: 上面的双稳态电路没有输入,是存储不了输入的数据的了。因此就需要有输入的类似“交叉耦合反相器”结构的双稳态电路——锁存器。
    最基本的锁存器是RS锁存器,最常用的锁存器是D锁存器

    RS锁存器

    电路结构:
    在这里插入图片描述
    逻辑功能分析:S=1,R=0,则Q=1置位;S=0,R=1则Q=0复位;S=R=0则Q保持。S=R=1,则Q=Q’=0,禁止
    这里的锁,也就是当下一刻,锁存器的置位端或者复位端的激励信号突然消失了,锁存器能够保持之前的状态(变成了开始的双稳态电路)。

    D锁存器

    why: RS锁存器当S和R同时有效时,输出错误,使用不够方便——一个输入;哪个时候存哪个数据分不开,相当于时间和内容不够清晰——加入控制信号clk。

    定义: D锁存器(Latch)是一种对输入脉冲电平敏感的存储电路,它只在输入脉冲的高电平(或低电平)期间对输入信号敏感并改变状态,在低电平(或高电平)期间锁存,即存储数据0或1。
    这样就明确地说明了什么时候锁存什么数据,而不是像SR锁存器一样,不知道锁存什么数据。

    电路结构和符号:
    在这里插入图片描述

    逻辑功能分析:
    在这里插入图片描述
    总结为,在clk=1时,Q=D;在clk=0时,Q保持原来的值不变。
    这里的锁,指的是当clk无效(=0)时,锁存器能够保持之前的状态
    应用:
    ①锁存器可以用来构造触发器。
    2~4未看。
    ②锁存器的常用应用就是用来防电路毛刺了,具体的应用就是门控时钟了,这里请查看我的另外一篇博文,那里有较为详细的关于门控电路的描述。
    ③锁存器的一种叫做锁定锁存器( lockup latch)的玩意用于修复扫描链插入时引起的时钟偏移问题,帮助修复保持时间违规,具体情况可以查看下面链接:
    http://vlsiuniverse.blogspot.com/2013/06/lockup-latches-soul-mate-of-scan-based.html (貌似需要fan墙才能查看…)
    ④类似通过修复保持时间来增强性能、锁存器流水线的应用,这些应用很难三言两语的说明,有些我也不是完全掌握,以后有时间再进行撰写。

    D触发器 Flip-Flop

    电路结构和符号:由两个D锁存器构成,驱动时钟的相位相反,前面的D锁存器称为主锁存器,后面的D锁存器称为从锁存器。
    在这里插入图片描述

    逻辑功能分析:
    假设要传输的数据D=D1
    clk=0的时候,主锁存打开进行传输数据,Qm = D1,从锁存器关闭。
    clk从0→1的时候,主锁存器准备关闭,保持原来的值D1,与此同时从锁存器准备打开,把Qm的值传输到输出Qs。(这个准备怎么理解…)
    在clk=1的时候,主锁存器关闭的,Qm保持D1,同时从锁存器打开,Qs=Qm=D1。
    接着clk从1→0的时候,主锁存器准备打开,准备传输数据;而从锁存器准备关闭。
    在clk=0的时候,主锁存打开,假设输入变成D=D2,则Qm*= D2;同时从锁存器关闭,从锁存器锁存的是原来的值即D1,因此输出Qs =D1。然后接下则上升沿就传输D2…
    总结为:D触发器在时钟上升沿的时候锁存在时钟上升沿采到的输入值,并且保持一个时钟周期。

    参考资料:
    https://www.cnblogs.com/IClearner/p/6443539.html

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  • 一、时序功能我们从一个例子开始,说明时序逻辑的概念和作用。设计一个电路,当连续输入四个及以上的高电平时,输出高电平;其他时候,输出低电平。这个需求显然无法用我们已设计过的任何组合逻辑电路实现:因为对于...

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    时序逻辑将会是本笔记的最后几章的主题。虽然数字电路课程还包括脉冲电路、模数转换、EDA等内容,但那些和本文的主线内容(不注重硬件搭建的电路设计)关系就不大了。

    一、时序功能

    我们从一个例子开始,说明时序逻辑的概念和作用。

    设计一个电路,当连续输入四个及以上的高电平时,输出高电平;其他时候,输出低电平。

    这个需求显然无法用我们已设计过的任何组合逻辑电路实现:因为对于组合逻辑,每一次工作都是独立的,“连续输入四个高电平”这样的场景无法出现(但是,我们可以做出一个检验“同时输入四个高电平”的电路;品味这其中的区别)。因此,我们需要借助时序电路的时序功能。

    时序电路和组合逻辑电路类似,我们最为关心的是它的输入(命名为

    )和
    输出(命名为
    ),在此题中,已经有了良定义的输入输出;同时,时序逻辑电路还会拥有一组自身的
    状态。比如对于上述的需求,可以用两位来存储输入的高电平的数量:
    。当
    时,每次输入一个高电平,即认为已经“连续输入了四个以上的高电平”,输出高电平;其他时候,则根据输入决定是状态+1还是状态归0。这样的文字表述,我们可以用这样一张状态转换图做可视化:

    211246ab0ef6db7fda32b774a9939b6c.png

    在前两章中,已经出现了一些简单的状态转换图。为了理解这张图,我们首先确定电路的初始状态——在此图中,是最左边的00的圈;接着,顺着箭头,看状态是如何变化的。每个箭头上都写着状态转换所对应的输入输出——至于具体的对应,要看右边的图例,比如此处就标明,斜杠左边为输入

    ,右边为输出
    。如果我们在状态为00时输入1,则跳转到01状态;否则保持00状态。接下来每次输入1,则跳转到下一个状态;输入0,则跳转回00。但对于以上所有状态转换,输出都是0。直到状态变成11时,才会在输入1时输出1。

    观察状态转换图,发现每个状态的“指入箭头”数目不定,但“指出箭头”数目在输出位数为

    时一定是
    (可以重合)。否则,就会有“未定义的状态转移”。

    对于时序逻辑电路的分析,和对有限状态机 (Finite state machine) 是一样的。事实上,可以把时序逻辑电路看作有限状态机的一种实现形式,许多有限状态机的概念也可以运用到电路中来。可以以下面这篇文章为参考。

    陈天:谈谈状态机​zhuanlan.zhihu.com
    48437eb9e992c7f0c0e5db4778f1fafb.png

    二、时序逻辑电路的信息流

    对一个电路的整体功能有了理解之后,我们可以进一步研究在这个系统中的信息流动。(注意,在这一部分,我们并不关注电路的实际实现,而是从更高、更抽象的观点研究它。)

    时序逻辑电路可以分为两部分:存储电路和组合逻辑电路。组合逻辑和时序逻辑与其说是“平行关系”,不如说是“继承关系”。如果组合逻辑电路可以用下图表示(见笔记(六):组合逻辑电路):

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    那么时序逻辑电路不过是再加一个辅助的存储电路:

    ba88994a45464948f5db0db79dd41d34.png

    其中

    以及
    是我们熟悉的输入
    和输出
    。事实上,应该是向量形式的
    ,但没有必要做这种区分,造成更多的困惑。

    实际输入存储电路的并不是输入本身,而是已经经过处理的内部输入信号

    。它控制了由锁存器和触发器组成的存储电路。存储电路又会产生
    内部输出信号
    ,也就是它的状态。

    回忆组合逻辑电路的方程,我们给出了一般形式

    ,表示输出完全由输入决定。对于时序逻辑,我们定义如下三组方程(我花了点时间试着通过例子来合理化这些方程,但最后发现还是直接把它们作为定义更合理。在后续的实际电路设计中,能对它们的意义有更好地理解):

    这些方程可以通过上图得出。

    注意,状态并不是实时更新的——不然可以想见,由于有

    ,对于任何一个输入,状态一定会落到一个
    的稳态上,但这种稳态的数量是非常有限的。事实上,时序逻辑电路的存储电路仍由时钟信号控制,只有在一个时钟信号的边沿发生单次状态更新。

    还有两个概念可以在这里提出:

    • 由于存储电路由不止一个触发器构成,每个触发器都需要一个时钟信号,这些时钟信号可以由同一个信号源给出,同时更新,也可以分别更新。前者称为同步电路,后者称为异步电路。下文中所有电路都为同步电路。
    • 有些电路没有外部输入信号,而完全依靠时钟信号进行状态更新;另一些的输入信号只影响状态,而不决定输出。对于两种情况,输出都只与状态有关(
      )。这种电路称为Moore型电路。而
      的则称为Mealy型电路。

    这一节非常抽象,提出了很多定义和公式。事实上,第一遍学习时不完全理解问题不大,但通过后续逐步介绍的电路设计,可以对时序逻辑有更深刻的认识。

    三、时序电路的功能表示

    1、状态转换表

    在组合逻辑中,我们用真值表对功能做了最具象的表达。对于时序逻辑,虽然需要同时研究输入、输出和状态的相互作用关系,但真值表也可以达到同样的效果。在时序逻辑中,真值表叫做状态转换表。

    339957ea95fec5e1b979e2c5e7823e4e.png

    通过该真值表,我们可以用一样的思路列出各个方程。

    上图可能和一般的真值表有稍许不同——因为我们把

    的值横向排列而不是像一般的做法一样纵向排列,这样可以缩短表格长度,也更加强调“状态转换”的关系。但是画成下图这样也是一样的:

    8bac4f3bbf67948bbd2cdae3542127c8.png

    2、状态转换图

    在时序逻辑设计中,状态转换图是比转换表更加直观的表示方法。就像之前给出的示例一样:

    211246ab0ef6db7fda32b774a9939b6c.png

    从一张图上,就可以读出许多输入/输出/状态的对应关系,对于它们之间的影响关系也要比转换表直观。因此,它一般是逻辑设计的第一步,而后再根据该图填写转换表或卡诺图,列方程。

    3、卡诺图

    令我绘制得非常痛苦的一类图表。也可以表示输出和次态是如何受输入和现态影响的。由于在时序逻辑中有较多的无关项(具体例子会在后文给出),卡诺图可以极大地方便列方程的过程。

    62c5987b9a6bb35f54ad77e86e1dee6e.png

    4、状态方程

    也就是之前列出的三组方程:

    当我们成功列出方程后,离设计实际电路就只有一步之遥了。

    以上便是几种常用的时序逻辑电路功能表示方法。它们都是在绘制电路前不可缺少的步骤,也是理解电路功能必需的工具。


    本章非常抽象,我也花了很大功夫试图合理化抛出的每个概念。但4个月后,我仍然对我的成果不满意。希望各位可以提出你们的意见,并感谢各位在我断更的四个月内对我的支持:)

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    一、电路图说民电路图中的施密特触发器符号是一个三角中画有一个反相或非反向滞回符号。这一符号描绘了对应的理想滞回曲线。二、介绍在电子学中,施密特触发器(英语:Schmitt trigger)是包含正回授的比较器电路。...
  • 触发器的分类

    2020-12-07 08:10:20
    双稳态器件有两类:一类是触发器,一类是锁存器。锁存器是触发器的原始形式。基本锁存器由一对互耦的逻辑门组成【图4.2.1(b)(c), 图4.2.2(a)(b)】。 图4.2.1 用或非门组成的基本RS触发器 (b)电路结构 ...
  • 另一种双稳态电路就绝然不同,双稳电路有两个输出端,它们总是处于相反的状态:一个是高电平,另一个必定是低电平。它的特点是如果没有外来的触发,输出状态能一直保持不变。所以常被用作寄存二进制数码的单元电路。...
  • FPGA学习笔记(四)FPGA概要

    千次阅读 2019-12-05 10:44:46
    FPGA主要由三部分组成:实现逻辑电路的逻辑要素(逻辑块,Logical Block,LB)、与外部进行信号的输入/输出的要素(I/O块,Input/Output Block,IOB)以及连接前两部分的布线要素[布线通道(Routing Channel)、开关...
  • 内容 :第一部分 关于两级D触发器减小亚稳态的原因  第二部分 关于亚稳态的讨论 来自 :时间的诗 原文:http://blog.csdn.net/verylogic/article/details/21407191 第一部分 关于同步器为...
  • SRAM的存储元是用双稳态触发器(六晶体管MOS)来记忆信息的,因此信息被读取后,仍保持原状态而不需要再生(非破坏性读出) DRAM工作原理 DRAME的是利用存储元电路中电容上的电荷来存储信息的,DRAM的基本存储...
  • 教材:数字设计基础与应用 第二版 邓元庆 关宇 贾鹏 石会 编著 清华大学出版社 源文档高清截图在后 3.2 触发器 1、触发器(flip-flop)的...双稳态触发器逻辑功能分类为:SR、D、JK、T、T’等。 2、基本SR(RS)...

空空如也

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双稳态触发器的逻辑功能