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  • 然而,只要对D触发器的外围电路加以改进,根据其基本逻辑功能。就可充分发挥其独特的作用。数字装置中常用的脉冲宽度检测电路,对脉冲信号的宽度进行识别,例如,当输入脉冲的宽度为一个特定值时。便产生一个响应,...
  • 教材:数字设计基础与应用 第二版 邓元庆 关宇 贾鹏 石会 编著 清华大学出版社 源文档高清截图在后 3.2 触发器 1、触发器(flip-flop)...双稳态触发器逻辑功能分类为:SR、D、JK、T、T’等。 2、基本SR(RS)...

    教材:数字设计基础与应用 第二版 邓元庆 关宇 贾鹏 石会 编著 清华大学出版社
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    3.2 触发器
    1、触发器(flip-flop)的特点是:不触不发,一触即发。只有在特定的外部信号作用下,触发器的状态才变化。触发器有两个稳态,可分别表示二进制数码0和1,无外触发时可维持稳态,故也称“双稳态触发器”。双稳态触发器按逻辑功能分类为:SR、D、JK、T、T’等。

    2、基本SR(RS)触发器的结构如图。输入信号上的非号表示低电平有效,输出、输出端带有小圈,表示逻辑非。Q和Q’是触发器的两个互补输出端。规定Q的逻辑值表示触发器的状态。使Q = 1的操作称为置位(set)或置1,使Q = 0的操作称为复位(reset)或置0(clear)。

    当S’ = R’ = 0时,先经过与运算,结果一定为0,然后经过非运算,结果为1,所以Q’ = Q = 1。这违背了触发器的两个输出信号Q和Q’应该互补的规定。而且,如果S’和R’同时从0变为1,触发器的输出状态会受与非门的工作速度的影响。速度快的与非门在输入端变为1后经过与运算产生中间结果1,最终再输出0,速度慢的仍然输出1。由于无法确知与非门的延迟差异,因此触发器的稳态是0还是1不确定,这违背了电路设计的确定性原则。因此应该坚决禁止出现这种情况。
    不难推出基本SR触发器的真值表如下。可见,基本SR存储发起具有置位、复位、保持三种功能,简记为“全0非法,全1保持;01置1,10置0”。当输入为全1时,如果输入信号不变化,触发器的状态将保持下去,因此它能够存储一位二进制信息,即具有记忆功能。输入信号S’和R’分别起置位和复位作用,且都是低电平有效。基本SR触发器结构简单,是各种实用触发器的基础。

    3、基本SR触发器可以直接置一和置零,也能用来存储信息,但是其输出会随输入的变化而立即变化,实际使用不方便。在应用中,通常要求触发器在指定时刻才可以变化,于是用一个时钟脉冲(CP)来控制翻转。当出现CP时,触发器才被允许状态反转(也可以保持原状态不变)。将基本SR触发器改造,就可以构成各种时钟控制触发器的基本电路——时钟同步SR触发器。G1、G2构成基本SR触发器,G3、G4为导引电路。国标符号中,C是控制关联符,C后和S、R前的数字为关联对象号。关联对象号相同的端子看成一个整体。当控制输入有效时,相同关联对象号的输入信号才对电路起作用。CP只是触发变化的基准,只控制是否输出相应结果而不影响结果本身,故不将其列入输入栏。

    当CP = 0,G3、G4关闭(输出1),时钟同步SR触发器等效为一个基本SR触发器,保持原状态不变;CP = 1时,G3、G4打开,触发器状态根据S和R的取值相应变化。S、R仍然分别起置位和复位作用,但均为高电平有效。所以,S = R = 1时,G3、G4输出0,导致Q和Q’的值无法确定,该情形应被禁止出现。
    用卡诺图化简真值表,得到描述时钟同步SR触发器的状态转换规律的次态方程(状态方程、特征方程)以及对输入信号S、R的约束条件:
    Qn+1 = Sn + R’nQn
    SnRn = 0
    同样的方法,可以得到基本SR触发器的特征方程:
    Qn+1 = Sn + R’nQn
    Sn + Rn = 1

    当CP与S、R的变化不同步时,Q和Q’会随着S、R的多次变化而多次变化,这种在一个CP作用期间触发器多次状态变化的现象称为空翻。空翻未被了每一次CP最多一次翻转的原则,必须坚决避免。解决的办法是采用只对CP边沿而不是电平进行响应的边沿触发器。现有的集成触发器绝大多数都采用了这种结构,只在CP的上升沿或下降沿允许翻转,有效防止了空翻,工作速度更快,抗干扰能力很强。

    4、基本SR触发器优缺点及应用
    ①优点:电路简单,是构成其它双稳态触发器的基础。
    ②缺点:有约束条件,而且还有多个触发器不能按控制节拍同时工作,即没有控制时钟输入端。
    ③主要应用:防抖电路,即消抖动。
    硬件防抖根据不同机械开关可采用施密特触发器防抖和双稳态触发器防抖,使用比较多的是SR触发器。

    如图是一种防抖电路。按下开关时,K从S’到R’(或从R’到S’),无论这中间怎么抖动(一会儿悬空一会儿接S’一会儿接R’),只经过这三种状态:S’ = 1,R’ = 0;S’ = R’ = 0;S’ = 0,R’ = 1。由真值表,这样的抖动对Q和Q’的输出都没有影响。

    5、D触发器(delay flip-flop)是一种延迟型触发器。无论其现态是0还是1,CP的上升沿到来后,触发器的状态就一律变成上升沿(正沿)瞬间D端的值,相当于将数据D存入触发器中。国标符号>表示动态输入,说明触发器在CP信号边沿响应。输入端有无小圈分别表示下降沿触发和上升沿触发。

    6、JK触发器(JK flip-flop)一般是下降沿触发的。由真值表,J、K输入端的作用与SR触发器中的S、R分别相当,分别起置位和复位作用,均为高电平有效,但允许同时有效。JK为00、01、10、11时,分别实现保持、清零、置一、翻转操作。

    7、T触发器(toggle flip-flop)只有保持和翻转功能,也称计数触发器。激励输入端T接1时,变成只有翻转功能的T’触发器。但通用数字集成电路中并没有T或T’触发器,一般用D或JK触发器改接。D触发器改成T触发器时,激励表达式为D = Q⊕T:当T = 0时输出Q与输入D相同,当T = 1时则相反。用JK触发器构成T触发器时,激励表达式为J = K = T:当J = K = 0时次态Qn+1保持现态Qn,当J = K = 1时次态翻转。如果要求下降沿触发,CP输入端要加小圆圈。
    当JK触发器的J=K=1时,每来一个CP,触发器状态就翻转一次,此时JK触发器的功能就是一个逢二进一的计数器,JK触发器此时的工作状态称为计数状态。计数器可以累计收到的CP个数。计数器所能累计(记忆)脉冲个数的最大数目称为该计数器的模,用字母M表示。模为M的计数器也称M进制计数器,能实现逢M进一的计数功能。M = 2的计数器的Q端输出为计数脉冲信号的二分频(一半频率)。

    8、激励表中,触发器的现态和次态作为自变量,触发器的输入(激励)作为因变量。激励表可以由真值表直接推出,用于反映触发器从现态转向规定的次态时,输入端必须给予的信号。JK触发器的激励表中,激励中的Φ表示无论取0和1均对状态转换无影响。
    9、集成触发器的内部电路较复杂,本课程讨论集成触发器时一般只讨论外特性。集成触发器使用时,必须满足脉冲工作特性。CP的有效边沿到来时,激励输入应该已经到来一段时间,称为建立时间tset;有效边沿到来后,激励输入应该还要保持一段时间,称为保持时间th;CP有效边沿到来到输出端稳定经历的时间称为触发器的延迟时间tpd。触发器的建立时间和保持时间通常为几十ns,建立时间一般大于保持时间;延迟时间通常为几ns。由于这些因素,CP也必须在高电平持续时间TWH、低电平持续时间TWL、最高工作频率fmax等指标上满足要求。否则触发器不能正常工作。例如双D触发器芯片74LS74A,技术指标为:
    tsetmin = 20 ns, thmin = 5 ns, tpdmax = 40 ns, TWHmin = 25 ns, TWLmin = 25 ns, fmax = 25 MHz。

    10、JK触发器除了边沿触发电路结构外,还有主-从触发(master-slave triggered)电路结构,也称脉冲触发(pulse-triggered)结构。它由主从两个触发器构成,从触发器作整体输出。CP为高电平时,主触发器动作,从触发器不变;CP下降沿到来时,主触发器的状态传送到从触发器;CP为低电平时,主从触发器的状态均不变。主从触发器的国标符号中,CP端无小圆圈和动态输入符号>,但Q和Q’输出端框内要加延迟输出符号,表示触发器在CP下降沿到来时输出才变化。为保证主-从结构的JK触发器可靠工作,激励信号在CP = 1时要保持不变。

    11、有的集成触发器还会额外设置优先级更高的异步置位端S和异步复位端R,统称强制输入端。以下是一个带异步端的D触发器的逻辑符号、真值表和工作波形。异步置位信号(PR)’和异步复位信号(CLR)’低电平有效。当异步置位或复位有效时,触发器立即置位或复位,CP和激励都不起作用。只有当异步信号无效时,CP和激励才起作用。和基本SR触发器一样,不允许异步置位与异步复位同时有效。













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  • 触发器的基本特点触发器是组成时序逻辑电路的基本单元电路,它是一种有记忆功能的逻辑部件。...按照稳定工作状态分,可分为双稳态触发器、单稳态触发器、无稳态触发器(多谐振荡器)等;按照逻辑功能划分,可...

    触发器的基本特点

    触发器是组成时序逻辑电路的基本单元电路,它是一种有记忆功能的逻辑部件。触发器的基本特点是:

    (1)具有两个互补输出端Q和/Q;

    (2)具有“0”态和“1”态两个稳定状态;

    (3)在外部信号作用下可实现状态转换,即翻转;

    (4)外部信号消失时具有记忆功能,这就使得触发器能够记忆二进制信息。

    按照稳定工作状态分,可分为双稳态触发器、单稳态触发器、无稳态触发器(多谐振荡器)等;按照逻辑功能划分,可分为RS触发器、D触发器、T触发器、JK触发器等几类;按照电路结构划分,可分为基本RS触发器、同步触发器(时钟控制的触发器)、主从型触发器、维持-阻塞型触发器和边沿触发器等几种类型。触发器的电路结构不同,其触发翻转方式和工作特点也不相同。具有某种逻辑功能的触发器可以用不同的电路结构实现。按触发方式划分,可分为电平触发和边沿触发。电平触发有高电平触发和低电平触发两种,而边沿触发有上升沿触发和下降沿触发两种。

    触发器逻辑功能的表示方法有:

    (1)状态表或功能表:状态表中包括输入激励信号取值,触发器的原始状态(亦称初态)取值和翻转后的状态(亦称次态)的取值。而功能表则只列出输入激励信号取值和触发器次态取值,比较简洁。

    (2)状态方程:由状态表归纳而列写出的逻辑方程。

    (3)状态转换图。

    (4)波形图(又称时序图):画出对应输入状态波形的输出状态波形。

    触发器的电路结构与动作特点

    由两个与非门互耦而成的RS锁存器【图4.2.2(a)】是各种触发器的基本单元电路,它有两个低电平有效的数据输入端(S--:置位输入;R--:复位输入)和一对互补的数据输出端(Q和Q--)。Q=1,Q--=0时,锁存器处于置位状态;Q=0,Q--=1时,锁存器处于复位状态。S-- 和 R-- 有四种组合,如果S--无效,R--无效,锁存器的状态将与初态相同;如果S--有效,R--无效,锁存器的状态将为Q=1,Q--=0;如果S--无效,R--有效,锁存器的状态将为Q=0,Q--=1;如果S--有效,R--有效,锁存器的状态将是不确定的。如何理解最后一种输入组合呢?

    (a)电路结构

    RS锁存器可以(并且只可以)存储一个二进制位,要么存储1,要么存储0。如果我们想存储1,就在 S--端加上一个负脉冲。所谓的负脉冲,就是一个由高电平跳变到低电平,然后再由低电平跳变到高电平的信号。当 S-- 由高电平跳变到低电平时,S--=0,R--=1,Q=1,Q--=0,锁存器的状态为1;当 S-- 由低电平跳变到高电平时,S--=1,R--=1,锁存器的状态保持不变,仍为1。换句话说,负脉冲到来时,锁存器的状态为1;负脉冲消失后,锁存器维持这个一状态。同理,如果我们想存储0,我们就在 R-- 端加上一个负脉冲。那么,同时在 S-- 端和 R-- 端加上负脉冲是什么意思呢?难道既要存储1,又要存储0?显然,这种要求在逻辑上是矛盾的,也是无法实现的。我们不可能提出这种无理要求。

    那么,这种输入组合又是怎么出现的呢?哇!一定是干扰(或噪声)在作怪!干扰的存在,可能会使锁存器误动作。假如我们要存储“1”,我们就在S--端加上一个负脉冲P1当P1到来时,S--=0,R--=1,Q=1,Q--=0。如果P1结束前,在 R-- 端出现一个干扰脉冲P2,那 么我们有S-- =0,R--=0,Q=1, Q--=1,问题就发生了。问题发生后,我们可就三种简单的情况进行分析。若P2比P1先消失,我们有 S--=0,R--=1,Q=1, Q--=0。在这种情况下,锁存器的状态为“1”;若P1比P2先消失,我们将有 S--=1,R--=0,Q=1, Q--=0,在这种情况下,锁存器的状态为“0”;还有一种情况是P2与P1同时消失,我们将有 S--=1,R--=1,

    因为此前Q=1, Q--=1,所以每个与非的输入都是全“1”,由于这两个与非门的传输延迟时间不同,因此工作速度稍快一些的与非门输出率先为“0”,这将使另一个与非门的输出保持为“1”。由于干扰脉冲的出现和消失是随机的,我们无法预知P2与P1哪个先消失。由于器件参数的离散性,我们也无法预知那个与非门的传输时间较短。所以,锁存器的状态将是不定的。

    RS锁存器的用途之一是构成“防抖动电路”。我们知道,数据通常经过机械开关输入数字系统。机械开关动作时,触点将会抖动。抖动是指开关的两个触点要经历一个常达数毫秒的接通、断开,再接通、再断开,循环往复,直至最后接通的过程。数毫秒的振荡在数字系统中是不可接受的。假如开关接通表示“1”,断开表示“0”,我们将开关接通是期望输入一个“1”,结果却输入拉一连串的“1”和“0”。

    锁存器或触发器易受干扰的影响。例如,RS锁存器的初态为0,如果在 S--端出现一个干扰脉冲,锁存器的状态将变成“1”。选通脉冲锁存器【图4.2.4(a)】就有一定的抗干扰能力。

    我们看到,在CP的控制下,锁存器并非随时受输入信号的影响。只有当CP信号为“1”时,输入信号才会起作用。CP信号即时钟信号,时钟信号是数字系统的时间基准,用来协调(或同步)数字系统中各部分的动作。鉴于时钟信号的重要性,设计者们采取各种措施保证其信号质量,使之避免干扰。在数据信号不可靠而时钟信号相对可靠的条件下,采用窄时钟脉冲将显著提高锁存器的抗干扰能力。

    除了改善抗干扰能力,CP信号还起另一个作用:消除竞争冒险。假如R信号由0变1,S信号由1变0,理想情况下,Q和 Q-- 将同时变化,Q由1变0,Q--由0变1。实际上,由于传输路径不同,R、S到达锁存器会有时间差。我们不妨假设S信号落后于R信号△t秒。这样,锁存器将在△t秒内处于S=1,R=1的非正常工作状态,输出Q=1, Q--=1,这样的输出在数字系统内产生尖峰脉冲,导致逻辑错误。为了消除这种竞争冒险现象,我们可以引入CP信号,CP信号使锁存器接收输入信号的时间至少推迟了△t秒,输入信号稳定后才允许锁存器进行逻辑运算。这种情况下,CP信号也叫选通脉冲。

    RS触发器动作特点

    基本RS触发器中,输入信号直接加在输出门G1和G2上,所以在输入信号的全部作用时间里,都能直接改变输出端Q和

    的状态,这种触发方式称为电平触发方式。这就是基本RS触发器的动作特点。

    由于这个缘故,也把

    (S)称为直接置位端,把

    (R)端称为直接复位端。

    例1 在图(a)所示的由与非门组成的基本RS触发器电路中,已知

    电压波形如图(b)所示,试画出触发器输出端Q和

    的电压波形。设触发器的初始状态为

    解:根据已知输入波形画输出波形的方法是:在输入信号的跳变处画出虚线,划分一个个时间间隔,根据特性表画出每一时间间隔内的输出信号电压波形。

    从图(b)所示的波形图中可以看出,在t2~t3和t6~t7时间内都出现了

    =

    =0的情况。但由于在t2~t3之后

    首先跳变成高电平,所以触发器的次态可以确定。但由于在t0~t7之后

    同时跳变为高电平,所以此时的次态就不定了。

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  • 锁存器和触发器

    千次阅读 多人点赞 2019-04-11 16:50:56
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    双稳态电路

    SR锁存器

    D锁存器

    触发器的电路结构和工作原理

    触发器的逻辑功能

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  • 双稳态存储单元电路 锁存器 触发器的电路结构和工作原理 触发器的逻辑功能
  • 触发器详解——(一)D触发器

    千次阅读 多人点赞 2020-02-16 08:49:30
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    触发器是时序逻辑电路的基本单元,用来存储1位2进制信息,具有记忆和存储功能,其信息由双稳态电路来保存。触发器位脉冲边缘敏感器间,分为上升沿敏感和下降沿敏感。触发器的种类很多,由D触发器,J-K触发器,T触发器等。并且根据运用场景的不同,触发器还会有置位,复位,使能和选择等功能。

    1、D触发器介绍

    D触发器是一种最简单的触发器,在触发边沿到来时,将输入端的值存入其中,并且这个值与当前存储的值无关。在两个有效的脉冲边沿之间,D的跳转不会影响触发器存储的值,但是在脉冲边沿到来之前,输入端D必须有足够的建立时间,保证信号稳定。D触发器的逻辑符号如图1-1所示。
    图1-1
    D触发器逻辑符号

    2、电路结构

    触发器主要有两种电路结构,CMOS逻辑门如图2-1,和传输门构成的D触发器如图2-2
    图2-1CMOS逻辑门构成D触发器
    D触发器电路结构
    图2-2,传输门构成D触发器
    在这里插入图片描述
    两种电路结构实现的D触发器功能一模一样,我们以图2-1为例来分析触发工作原理。如图2-1所示:在clk上升沿到来之前,D输入端无论输入任何值触发器状态不会改变,次态等于现态。当时钟上升沿到来时,与时钟信号连接的非门产生的短暂延迟,使得触发器状态置成D输入端的状态。

    3、触发器特性表

    D触发器特性表
    在这里插入图片描述

    4、Verilog HDL语言描述D触发器

    1位D触发器

    module dff(clk,clr,rst,d,q);//clr清0,rst复位
    	input clk,clr,rst,d;
    	output q;
    	reg q;
    	always@(posedge clk or posedge clr)
    	begin
    		if(clr==1'b1)q<=1'b0;
    		else if(rst==1'b1)q<=1'b1;
    		else q<=d;
    	end
    endmodule
    

    测试代码

    module dff_t;
    	reg clk,rst,clr,d;
    	wire q;
    	initial
    		begin 
    			clk=1'b0;
    			forever #10 clk=~clk;
    		end
    	initial 
    		begin
    			clr=1'b0;
    			rst=1'b0; d=1'b0;
    			#10 rst=1'b1;clr=1'b0;d=1'b0;
    			#10 rst=1'b1;clr=1'b1;d=1'b1;
    			#10 rst=1'b0;clr=1'b0;d=1'b1;
    			#20 d=1'b0;
    			#20 d=1'b1;
    		end
    	dff U1(.clk(clk),.clr(clr),.rst(rst),.d(d),.q(q));
    endmodule 
    

    仿真波形
    在这里插入图片描述

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    2019-05-28 11:58:28
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空空如也

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双稳态触发器的逻辑功能