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  • 所谓增加buffer,buffer一般是几级器件尺寸逐步增大的反相器或类似结构的电路,以使得电阻在获得所需的驱动能力时,在功耗延时积上也达到最优。前后级的最佳驱动比例在2.718左右。buffer实际就是两个串联的反相器,...

    1 buffer是什么?

    所谓增加buffer,buffer一般是几级器件尺寸逐步增大的反相器或类似结构的电路,以使得电阻在获得所需的驱动能力时,在功耗延时积上也达到最优。前后级的最佳驱动比例在2.718左右。buffer实际就是两个串联的反相器,常用于时钟路径中,用于增加时钟驱动能力,使得时钟clock具有良好的上升沿和下降沿。时钟buffer本身是输入负载较小,输出驱动能力较强。因此前级电路驱动buffer容易,而buffer驱动后级电路也比较容易。

    2 不插buffer会发生什么情况

    不插buffer会导致驱动能力不够,通常是两种情况

    第一种是输出电流不够,导致信号状态异常,这常常发生在后级电路对输入电流有要求的时候,另一种则是输出电流不够,导致信号上升下降沿太差,这常常发生在后级电路的输入电容较大的情况

    驱动能力强:摆幅大,上升快

    驱动能力弱:摆幅下,上升慢

                                                  图1:不同驱动能力下的时钟翻转情况

    3 驱动能力

    所谓驱动能力,是指前级电路的输出信号可以使得后级电路有效响应,这个有效的包含两层意思:第一是前级输出信号能被后级电路识别,第二是在规定的时间内被后级电路识别。

    4 应用场景-1:通过插buffer减少负载数量

     如图所示,时钟驱动16个reg时,负载很大,时钟上升很慢,并且时钟摆幅小,此时插入4个buffer。加buffer之前你的时钟直接驱动寄存器或者很多个寄存器。加buffer以后你的时钟只驱动buffer,而你的buffer会去驱动寄存器。时钟buffer本身是输入负载较小,输出驱动能力较强的。而且通常会做成一个时钟buffer网络来驱动设计里面全部的寄存器,并保证整个时钟网络上的信号有很好的transition,以及平衡从时钟源到所有寄存器的insertion delay.寄存器的CK端接在时钟上面, 在时钟上加入buffer是在做时钟树的时候让时钟到每一个寄存器的CK端的SKEW尽可能的小,还有增加驱动的功能。(图中的16个寄存器为举例数字,实际IC设计中并不一致。)

                                                                                   图 2 :时钟路径buffer插入
    5 应用场景-2:减少连线负载
    当数据连线很长时,连线负载电容很大,导致存在很大的延时。此时插入buffer将连线分割成几个连线,每个buffer驱动的负载较小,因此能够有效减少延时,虽然buffer本身也具有延时,但是插buffer减少的连线延时明显大于buffer自身延时就可以采用插buffer的方式。
    6  插buffer减少延时的原理:
    通过插buffer的方式减少了电路的负载电容,负载电容减少后,同样电压的情况下,对电容充电速度快(上升沿陡峭),同样电容小时存储的电容小,放电所需的时间短(下降沿陡峭)。一句话来说就是: 插buffer的方式减少了电路的负载电容,从而增大了电路驱动能力。
    ---------------------
    转载自:https://blog.csdn.net/icxiaoge/article/details/79995681

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  • 带电阻负载的BJT反相器,其动态性能不理想。因而,在保持逻辑功能不变的前提下,可以另外加若干元器件以改善其动态性能,如减少由于BJT基区电荷存储效应和负载电容所引起的时延。这需改变反相器输入电路和输出电路的...

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    带电阻负载的BJT反相器,其动态性能不理想。因而,在保持逻辑功能不变的前提下,可以另外加若干元器件以改善其动态性能,如减少由于BJT基区电荷存储效应和负载电容所引起的时延。这需改变反相器输入电路和输出电路的结构,以形成TTL反相器的基本电路。

    图2表示TTL反相器的基本电路,该电路由三部分组成,即BJTT1组成电路的输入级,T3、T4和二极管D组成输出级,以及由T2组成的中间级作为输出级的驱动电路,将T2的单端输入信号V12转换为互补的双端输出信号。以驱动T3和T4。

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    图2 TTL反相器的基本电路

    1.TTL反相器的工作原理

    (1)当输入为高电平,如vI=3.6V时,电源VCC通过Rb1和T1的集电结向T2、T3提供基极电流,使T2、T3饱和,输出为低电平,vo=0.2V。此时

    VB1=VBC1+VBE2+VBE3=(0.7+0.7+0.7)V=2.1V

    显然,这时T1的发射结处于反向偏置,而集电结处于正向偏置。所以T1处于发射结和集电结倒置使用的放大状态。由于T2和T3饱和,输出VC3=0.2V,同时可估算出VC2的值:

    VC2=VCES2+VB3=(0.2+0.7)V=0.9V

    此时,VB4=VC2=0.9V。作用于T4的发射结和二极管D的串联支路的电压为VC2-VO=(0.9-0.2)V=0.7V,显然,T4和D均截止,实现了反相器的逻辑关系:输入为高电平时,输出为低电平。

    (2)当输入为低电平,vI=0.2V时,T1的发射结导通,其基极电压等于输入低电压加上发射结正向压降,即

    VB1=(0.2+0.7)V=0.9V

    此时VB1作用于T1的集点结和T2、T3的发射结上,所以T2、T3都截止,输出为高电平。

    由于T2截止,VCC通过RC2向T4提供基极电流,致使T4和D导通,其电流流入负载。输出电压为

    vO≈VCC-VBE4-VD=(5-0.7-0.7)V=3.6V

    显然:输入为低电平时,输出为高电平。

    2.采用输入级以提高工作速度

    当TTL反相器输入电压由高(3.6V)变低(0.2V)的瞬间,VB1=(0.2+0.7)V=0.9V。但由于T2、T3原来是饱和的,它们的基区存储电荷还来不及消散,在此瞬间,T2、T3的发射结仍处于正向偏置,T1的集电极电压为

    VC1=VBE2+VBE3=(0.7+0.7)V=1.4V

    此时,T1的集电结为反向偏置,因输入为低电平时,T1的发射结为正向偏置,于是T1工作在放大区,这时产生基极电流iB1,其射极电流β1iB1流入低电平的输入端。集电极电流iC2≈β1iB1的方向是从T2的基极流向T1的集电极,它很快地从T2的基区抽走多余的存储电荷,使T2迅速地脱离饱和而进入截止状态。T2的迅速截止导致T4立刻导通,相当于T3的负载是个很小的电阻,使T3的集电极电流加大,多余的存储电荷迅速从集电极消散而达到截止,从而加速了状态转换。

    3.采用推拉式输出级以提高开关速度和带负载能力

    图2采用了由T3、T4组成推拉式输出级。其中T4组成电压跟随器,T3为共射极电路,作为T4的射极负载。这种输出级的优点是,既能提高开关速度,又能提高带负载能力。

    TTL反相器的基本电路(一) TTL与非门电路

    图2所示的基本TTL反相器不难改变成为多输入端的与非门。它的主要特点是在电路的输入端采用了多发射极的BJT。器件中的每一个发射极能各自独立地形成正向偏置的发射结,并可促使BJT进入放大或饱和区。两个或多个发射极可以并联地构成一大面积的组合发射极。

    图3(a)说明采用多发射极BJT用作3输入端TTL与非门的输入器件。当任一输入端为低电平时,T1的发射结将正向偏置而导通,T2将截止。结果将导致输出为高电平。只有当全部输入端为高电平时,T1将转入倒置放大状态,T2和T3均饱和,输出为低电平。

    图3(b)为3输入端TLL与非门的逻辑符号。

    0d92bdbc18ef61923e45dee6bd1f7903.png

    图3 具有多发射级BJT的3输入端与非门电路(a)电路图(b)逻辑符号

    TTL反相器的基本电路(二)

    带电阻负载的BJT反相器,其动态性能不理想。在保持逻辑功能不变的前提下,可以另外增加若干元器以改善其动态性能,如减少由于BJT基区电荷存储效应和负载电容所引起的时延。这需改变反相器输入电路和输出电路的结构,以形成TTL反相器的基本电路。下图就是一个TTL反相器的基本电路。

    eda2409fab55de55bf7f2a7ce2f56e74.png

    该电路由三部分组成:

    由三极管T1组成电路的输入级;

    由T3、T4和二极管D组成输出级;

    由T2组成的中间级作为输出级的驱动电路,将T2的单端输入信号vI2转换为互补的双端输出信号vI3和vI4,以驱动T3和T4。

    TTL反相器的基本电路(三) usb转ttl电路图

    246a1cad0931329bd1efc4e8f38644ea.png

    TTL反相器的基本电路(四)

    为解决目前市场上销售的LED彩灯控制器闪烁频率不可调或不容易调的问题,设计出一种基于TTL电路的LED可调彩灯控制器,电路采用计数器和按钮开关作为手动档位控制,共有10档可调;配上译码器和数码管实现档位自动监测显示;由时间振荡电路和16通道多路复用器HCC4067BF组成可调定时器,可产生10组时钟振荡脉冲送入触发器DM74LS74AN;再由双D触发器74LS74作为分频器控制彩灯闪烁频率;通过实际组装电路调试,电路顺利实现了10个档位手动控制,通过改变LED彩灯闪烁频率,提高了LED彩灯控制性能和闪烁效果。

    LED彩灯控制器的基本结构如图1所示,主要由档位控制器、可调定时器、档位显示、分频器、彩灯电路等组成,档位控制器设有按钮开关,共有0~9档可供选择,且可不断循环;档位显示电路由数据选择器SN74LS247N和七段LED数码管组成,能监控、显示按钮开关动作;可调定时器选用多谐振荡器实现,可提供10组定时控制,分频器采用双D触发器74L574,进行二分频和四分频;彩灯电路选择不同颜色发光二极组合。

    19b931ea5213d3a25c9021fd698d8591.png

    整个电路主要由档位控制、定时、档位显示、分频、彩灯等电路组成,电路设计如图所示。

    ddd292357cc1769ae633f0aa9ed7e271.png

    TTL反相器的基本电路(五)

    TTL门电路工作速度相对于MOS较快,但由于当输出为低电平时T5工作在深度饱和状态,当输出由低转为高电平,由于在基区和集电区有存储电荷不能马上消散,而影响工作速度。

    改进型TTL与非门可能工作在饱和状态下的晶体管T1、T2、T3、T5都用带有肖特基势垒二极管(SBD)的三极管代替,以限制其饱和深度,提高工作速度改进型TTL与非门增加有源泄放电路。

    16956277ae06424411afaa5b2b87a38c.png

    TTL反相器的基本电路(六)

    bd03dddf9848dd9af69e6d0653347575.png

    图1 TTL反相器组成的施密特触发器及其逻辑符号

    若图1电路中,TTL反相器可用CD4069,其引脚图如图2。

    be56d3599c4e53ac6fb8b05ea4873c73.png

    TTL反相器的阈值电压Vth≈VDD/2,R1R2,且输入信号vI为三角波,电路的参数如下:施密特触发器在输入信号正向增加时的阈值电压,称为正向阈值电压,用VT+表示。

    74816259a359a975e2e21ff925fb8605.png

    得回差电压为△VT=VT+-VT-≈2(R1/R2)Vth

    上式表明,回差电压的大小可以改变R1、R2的比值来调节。电路工作波形及传输特性如图3所示。

    86de24d367f054fc5f11ad4b15e82704.png

    b3aa9d100dced635c66688f2f9600644.png

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  • 微电子电路——反相器级联

    千次阅读 2019-11-24 21:05:30
    对两级串联反相器,调整其宽度或长度得到最小传递延迟时间(min TD1)。TD1定义为输入信号为vdd/2时计算到输出信号为vdd/2的总时间。其中宽度可调整的范围是4-100um,栅长可调整的范围是2-10um: SPICE网表:宽度...

    任务1:

    对两级串联反相器,调整其宽度或长度得到最小传递延迟时间(min TD1)。TD1定义为输入信号为vdd/2时计算到输出信号为vdd/2的总时间。其中宽度可调整的范围是4-100um,栅长可调整的范围是2-10um:
    SPICE网表:宽度可调

    *Inverter change L for TF=TR
    .options post=2 list
    .param wi=4u
    
    M1 3 1 2 2 MP L=2u W=wi
    M2 3 1 0 0 MN L=40u W=4u
    M3 4 3 2 2 MP L=2u W=wi
    M4 4 3 0 0 MN L=40u W=4u
    VDD 2 0 DC 5V
    VIN 1 0 pulse 0 5 0n 10n 10n 90n 200n
    C1 3 0 0.1pF
    C2 4 0 0.1pF
    
    .MODEL MP PMOS(level=2 LD=0.250U TOX=365E-10
    +NSUB=6.193910E+15 VTO=-0.826989 KP=2.2870E-05
    +GAMMA=0.4793 PHI=0.6 U0=241.796 UEXP=0.214214
    +UCRIT=19100.4 DELTA=0.859687 VMAX=47972.9 XJ=0.250U
    +LAMBDA=5.403347E-02 NFS=2.351269E+11 NEFF=1.001
    +NSS=1.0E+12 TPG=-1.0 RSH=76.020 CGDO=3.54775E-10
    +CGSO=3.54775E-10 CGBO=6.981174E-10 CJ=2.2624E-04
    +MJ=0.46650 CJSW=2.3825E-10 MJSW=0.24660 PB=0.7000)
    .MODEL MN NMOS(level=2 LD=0.250U TOX=365E-10
    +NSUB=2.13818E+16 VTO=0.84898 KP=5.7790E-05
    +GAMMA=0.8905 PHI=0.6 U0=610.8 UEXP=0.244555
    +UCRIT=128615 DELTA=2.0298 VMAX=92227.9 XJ=0.250U
    +LAMBDA=1.956049E-02 NFS=2.307838E+12 NEFF=1
    +NSS=1.0E+12 TPG=1.0 RSH=22.730 CGDO=3.54775E-10
    +CGSO=3.54775E-10 CGBO=6.354506E-10 CJ=3.7740E-04
    +MJ=0.45890 CJSW=5.1360E-10 MJSW=0.36620 PB=0.8000)
    .TRAN 1n 1u sweep wi 4u 100u 0.5u
    
    .MEASURE TRAN TDelay TRIG V(1) val=2.5 TD=150ns RISE=1 TARG V(4) val=2.5 RISE=1 
    .END
    

    任务2:

    对两级串联反相器,调整其宽度或长度得到最小传递延迟时间(min TD1)。TD1定义为输入信号为vdd/2时计算到输出信号为vdd/2的总时间。其中宽度可调整的范围是4-100um,栅长可调整的范围是2-10um:
    SPICE网表:长度可调

    *Inverter change L for TF=TR
    .options post=2 list
    .param length=2u
    
    M1 3 1 2 2 MP L=length W=4u
    M2 3 1 0 0 MN L=2u W=4u
    M3 4 3 2 2 MP L=length W=4u
    M4 4 3 0 0 MN L=2u W=4u
    VDD 2 0 DC 5V
    VIN 1 0 pulse 0 5 0n 10n 10n 90n 200n
    C1 3 0 0.1pF
    C2 4 0 0.1pF
    
    .MODEL MP PMOS(level=2 LD=0.250U TOX=365E-10
    +NSUB=6.193910E+15 VTO=-0.826989 KP=2.2870E-05
    +GAMMA=0.4793 PHI=0.6 U0=241.796 UEXP=0.214214
    +UCRIT=19100.4 DELTA=0.859687 VMAX=47972.9 XJ=0.250U
    +LAMBDA=5.403347E-02 NFS=2.351269E+11 NEFF=1.001
    +NSS=1.0E+12 TPG=-1.0 RSH=76.020 CGDO=3.54775E-10
    +CGSO=3.54775E-10 CGBO=6.981174E-10 CJ=2.2624E-04
    +MJ=0.46650 CJSW=2.3825E-10 MJSW=0.24660 PB=0.7000)
    .MODEL MN NMOS(level=2 LD=0.250U TOX=365E-10
    +NSUB=2.13818E+16 VTO=0.84898 KP=5.7790E-05
    +GAMMA=0.8905 PHI=0.6 U0=610.8 UEXP=0.244555
    +UCRIT=128615 DELTA=2.0298 VMAX=92227.9 XJ=0.250U
    +LAMBDA=1.956049E-02 NFS=2.307838E+12 NEFF=1
    +NSS=1.0E+12 TPG=1.0 RSH=22.730 CGDO=3.54775E-10
    +CGSO=3.54775E-10 CGBO=6.354506E-10 CJ=3.7740E-04
    +MJ=0.45890 CJSW=5.1360E-10 MJSW=0.36620 PB=0.8000)
    .TRAN 1n 1u sweep length 2u 10u 0.5u
    
    .MEASURE TRAN TDelay TRIG V(1) val=2.5 TD=150ns RISE=1 TARG V(4) val=2.5 RISE=1 
    .END
    

    任务3:

    环形振荡器,使用环形振荡器测量电路的工作频率及延迟时间
    SPICE网表:5个反相器&测量周期

    *AC Analysis for Ring Oscillator (RO)
    .TEMP    25.0000 
    .option abstol=1e-6 reltol=1e-6 post ingold
    .lib 'gd018.l' TT
    * --- Voltage Sources ---
    vdd   VDD  0 dc=1.8
    
    *************************************************
    * We don't need input voltage this time
    *vin   vi 0 PULSE(0 1.8 0ns 0.5ns 0.5ns 5ns 10ns)
    *************************************************
    
    * --- Inverter Subcircuit ---
    Mpmos1 vo1 vi1 VDD VDD PCH W=30U L=6U
    Mnmos1 vo1 vi1 GND GND NCH W=30U L=6U
    
    * --- Inverter Subcircuit ---
    Mpmos2 vo2 vo1 VDD VDD PCH W=30U L=6U
    Mnmos2 vo2 vo1 GND GND NCH W=30U L=6U
    
    * --- Inverter Subcircuit ---
    Mpmos3 vo3 vo2 VDD VDD PCH W=30U L=6U
    Mnmos3 vo3 vo2 GND GND NCH W=30U L=6U
    
    * --- Inverter Subcircuit ---
    Mpmos4 vo4 vo3 VDD VDD PCH W=30U L=6U
    Mnmos4 vo4 vo3 GND GND NCH W=30U L=6U
    
    * --- Inverter Subcircuit ---
    Mpmos5 vi1 vo4 VDD VDD PCH W=30U L=6U
    Mnmos5 vi1 vo4 GND GND NCH W=30U L=6U
    * --- Transient Analysis ---
    .OPTIONS	POST
    .ic v(vi1)=0 
    .tran		0.01ns	1000ns
    
    .MEASURE TRAN vmax1 MAX V(vi1) FROM 150n TO 250n
    .MEASURE TRAN vmin1 MIN V(vi1) FROM 150n TO 250n
    .MEASURE TRAN zhouqi TRIG V(vi1) val='0.5*(vmax1-vmin1)+vmin1' TD=150ns RISE=1 TARG V(vi1) val='0.5*(vmax1-vmin1)+vmin1' RISE=2 
    
    .end
    

    2.电路仿真结果-基础部分

    任务1:
    在这里插入图片描述
    此为改变pmos管宽度的时候,所得到的对两级串联反相器的最小传递延迟时间(min TD1)。TD1定义为输入信号为vdd/2时计算到输出信号为vdd/2的总时间。
    可以看到很杂乱无章,这与我们的计算公式有关系
    任务2:
    在这里插入图片描述
    此为改变pmos管宽度的时候,所得到的对两级串联反相器的最小传递延迟时间(min TD1)。TD1定义为输入信号为vdd/2时计算到输出信号为vdd/2的总时间。
    可以看到基本上是一条正比例的斜线,因为我们得到的公式告诉我们,两极反相器的最小传递延迟与L成正比

    3.电路仿真结果-探索部分

    任务3:
    周期:
    在这里插入图片描述
    可以看到,周期为122.14ns左右,图像如下
    在这里插入图片描述
    可以看到我们的图像是比较规整的周期信号,而且近似于正弦稳定信号,这是因为我们的环形振荡器将会产生一个规整的在高电平与低电平之间来回往复的输出信号。
    根据我们得到的节点,可以计算出时间周期约为120ns,符合我们的测试计算值,计算频率为8.33Mhz

    4.实验结果分析

    对于单个反相器,可以得到其平均延迟时间为:
    在这里插入图片描述
    对两级串联反相器,调整其宽度或长度得到最小传递延迟时间。
    tdelay= tPHL+ tPLH= CLVDD/ ( 1/ (KP(VDD+VTP)2) )+ 1/ (KN*(VDD-VTN)2) )。
    随着L的增加,tdelay逐渐增大。
    我们通过代码绘制了这么一幅图
    在这里插入图片描述
    实现了两个反相器的级联。
    而在我们的代码中,我们通过这一句代码:
    在这里插入图片描述
    意思是以输入端1上升到1/2VDD的时候为起始计时点,以输出端上升到1/2VDD的时候为终止计时点,计算这一段所用的时间,就是我们想要求的传递延迟时间。
    在这里插入图片描述
    可以看到,我们计算出来的结果应该是与沟道长度成正比,与沟道宽度成反比。但为什么我们的宽度图像有点问题呢?
    我经过思考的出来两个可能性:
    1、在宽度达到某个极限情况的时候(相等),再进行增大,将会对寄生电容产生较大的改变,而影响到CL负载电容,而此时L/W已经足够小,小到不能够影响整体时间的时候,将会有一定的正比例上升
    2、当宽度太小,将会产生失真的情况
    而对于环形振荡器,我通过代码画出了这样的图像:
    在这里插入图片描述
    通过图像我们得到了我们的周期时间为120ns
    代入公式
    在这里插入图片描述
    这里我们的6应该换成10
    所以可以计算出来,反相器的平均延迟时间为12ns,而频率应该为8.33Mhz

    展开全文
  • 专用集成电路 -- 反相器

    千次阅读 2020-05-01 16:51:35
    专用集成电路 – 反相器 @(知识点汇总) 《数字集成电路–电路、系统与设计》第二版 复习笔记 [TOC] Chapter 1 1.反相器的电压传输特性 (VTC) VOHV_{OH}VOH​: 额定高电压 VOLV_{OL}VOL​ : 额定低电压 VMV_{M}...

    专用集成电路 – 反相器

    @(知识点汇总)

    《数字集成电路–电路、系统与设计》第二版 复习笔记

    [TOC]

    Chapter 1

    1.反相器的电压传输特性 (VTC)

    • V O H V_{OH} VOH: 额定高电压
    • V O L V_{OL} VOL : 额定低电压
    • V M V_{M} VM : 门阈值电压(开关阈值电压,非晶体管VT)
      • V o u t = V i n V_{out}=V_{in} Vout=Vin的点
      • 是开关特性的中点,在门的输出端短接到输入端得到
    • V I H V_{IH} VIH: 可接受的高电压下限
    • V I L V_{IL} VIL: 可接受的低电压上限
      • 这两个值都是在VTC增益( d V o u t / d V i n dV_{out}/dV_{in} dVout/dVin)等于-1的点
    • V I H − V I L V_{IH}-V_{IL} VIHVIL: 不确定区域,或者叫过渡宽度(Transition Width, TW)

    噪声容限

    • N M L NM_{L} NML: 低电平噪声容限

    • N M L = V I L − V O L NM_{L}=V_{IL}-V_{OL} NML=VILVOL

    • N M H NM_{H} NMH: 高电平噪声容限

      • N M H = V O H − V I H NM_{H}=V_{OH}-V_{IH} NMH=VOHVIH

    前级的输出在后级的噪声容限范围内是可以接收的。

    再生性:

    要保证多级反向器级联以后,输出能趋向于逻辑电平,需要保证反向器链满足再生性:过渡区增益绝对值大于1,合法区增益绝对值小于1

    V0的输出接到V1的输入,如果这些反向器都相同,他们的VTC都一样,只是输入和输出对调位置。考察反向器链,他们的VTC组合图如上面。如果满足再生性,则V0-V1-V2…的输出会越来越趋近VOH。反之,不满足再生性(右图),则输出趋近VTC交点。

    扇入和扇出:

    • 扇出表示连接到驱动门输出的负载门数目。

      • 增加扇出会影响其逻辑输出电平(因为扇出电流*输出电阻将分掉一部分输出电压),通过使扇出负载门的输入电阻尽可能大(输入电流最小),并保持驱动门的输出电阻较小(减小负载电流对输出电压的影响)可以减小这一影响。
      • 负载门过多影响驱动门动态性能,因此库单元定义了最大扇出数
    • 扇入

      • 大扇入会使静态和动态特性都变差

    2. 数字电路的性能

    • 性能: 数字电路的计算能力,经常用时钟频率衡量(能跑多快)

    • 门的传播延时 t p t_p tp, 定义为输入和输出波形50%(假设VM是开关中点)翻转点之间的时间

    • t p L H t_{pLH} tpLH : 输出由低到高翻转的响应时间(跟输入也有关,不是单纯的输出低到高的时间)

    • t p H L t_{pHL} tpHL : 输出由高到低翻转的响应时间

    • 传播延时 t p = t p L H + t p H L 2 t_p = \frac{t_{pLH}+t_{pHL}}{2} tp=2tpLH+tpHL

    • 传播延时与门的输入输出信号斜率有关,而上升下降延时只是针对单个波形,而非门。
    • t r t_r tr : 上升时间 10%-90%
    • t f t_f tf : 下降时间
    • 取决于驱动门的强度和它所承受的负载

    3. 环振

    • 振荡周期 T = 2 ∗ t p ∗ N T = 2*t_p*N T=2tpN ,其中 N N N是级数。
    • 起振条件: 2 N t p > > t f + t r 2Nt_p>>t_f+t_r 2Ntp>>tf+tr
    • 一般至少要5级才能工作。

    4. 一阶RC网络

    一般反相器可以模拟成如下的一阶RC网络,当输入加上一个阶跃信号(Vin从0到V)

    • τ = R C \tau=RC τ=RC
    • Vout达到50%时, t = l n ( 2 ) τ = 0.69 R C t=ln(2)\tau= 0.69RC t=ln(2)τ=0.69RC, 这里输入的tr为0,所以 t p = 0.69 R C \color{red}{t_p=0.69RC} tp=0.69RC
    • 输出 t f = l n ( 9 ) τ = 2.2 R C t_f = ln(9)\tau=\color{red}{2.2RC} tf=ln(9)τ=2.2RC

    5. 功耗

    $Power_Delay_Product (PDP) =
    Energy_per_operation = P_{av}*t_p $

    $Energy_Delay_Product (EDP) =
    quality_metric_of_gate = E*t_p $

    一阶RC网络的能耗

    当加上阶跃信号(0-V),信号源从过渡开始到结束,输入的总能量为:

    可以看到,对于阶跃输入,使电容从0充电到V需要的能量和电容大小和电压有关,与电阻无关。

    同样,从过渡结束时有下面这么多能量存储在电容上:

    另一半的能量消耗在了电阻上。

    同样,在放电时(一个V至0的阶跃),存储在电容上的能量也通过电阻变为热能。

    Chapter 5

    1. CMOS反向器的VTC曲线

    通过将PMOS管Ids和Vds特性曲线转换到NMOS管的坐标中,可以得到如下曲线:

    ### 2. 静态特性 #### 2.1 开关阈值

    开关阈值 V M V_M VM定义为 V i n = V o u t V_{in}=V_{out} Vin=Vout的点,在该区域 V G S = V D S V_{GS}=V_{DS} VGS=VDS,因此PMOS和NMOS总是饱和的。
    通过电流相等的关系联立P和N的速度饱和区方程可以得到 V M V_M VM:
    V M = r V D D 1 + r , r = v s a t p W p v s a t n W n V_M = \frac{rV_{DD}}{1+r}, r = \frac{v_{satp}W_p}{v_{satn}W_n} VM=1+rrVDD,r=vsatnWnvsatpWp

    • r是P管和N管的相对驱动强度比。一般希望开关阈值在电压摆幅中点,(以便获得相同的噪声容限)也就是VDD/2处,因此要求r=1,也就是P和N的驱动强度相等。
    • 同时,增大P管驱动强度(加大p管宽长比)将使开关阈值大于VDD/2(上漂);增大N管驱动强度则开关阈值下移。

    V M V_M VM可以表示为P管和N管的宽长比的函数,VDD=2.5:

    V M = 1.25 V_M=1.25 VM=1.25时,通过公式计算得到的P和N宽长比之比为3.5

    • 通过曲线可以发现, V M V_M VM对宽长比的变化相对来说是不敏感的,因此实际工艺生产中并不要求P管宽度等于完全对称时的宽度。
    • 通过增加P或N的宽度可以使得开关阈值上移或下移,这种不对称的传输特性在设计时非常有用。比如下图通过调整阈值使得原本对输入噪声敏感的反相器变得不那么敏感:

    2.2 噪声容限

    VIL和VIH需要计算VTC的增益g=-1的点,不过还有一种简化的噪声容限可以用下面的公式表示,相当于将过渡区线性近似。

    当然,使用上述近似得到的噪声容限是比较乐观的。

    4. 增益曲线

    通过求解VTC曲线的梯度可以得到增益g关于输入的曲线:

    可以发现:

    • 静态CMOS反相器也可以作为一个模拟放大器使用,在过渡区会有相当高的增益。但是这一区域很窄,作为放大器的一些其他性质也很差。
    • 可见模拟和数字设计的差异:
      • 模拟设计会把放大器偏置在过渡区中点获得最大的线性度
      • 而数字设计则将其工作在极端的非线性区域,得到明确和分离很号的高低电平

    2.3 鲁棒性

    器件在不同的制造工艺(Process),工作电压(Voltage)以及温度(Temperature)条件下其参数一定会偏离设计中采用的典型值,但静态CMOS反相器的dc特性对这些变化不敏感,所以可以在很宽的工作条件下正确工作,这也是静态CMOS门普遍使用的主要原因。

    下图显示了器件参数变化对VTC的影响:

    可见,好的PMOS使开关阈值上移动,差的NMOS使其下移,但无论哪种其正常工作没有受到影响。

    2.4 降低电源电压的影响

    现代工艺尺寸连续缩小迫使电源电压和器件尺寸也按比例降低。但是器件的阈值电压却保持不变。
    从增益公式可以发现,电压降低会使得过渡区增益增大!并且仍能正常工作(这不是非常好,可以改善dc特性,接近理想的反相器)如图:

    但是在接近阈值电压的VDD下工作会有诸多问题:

    1. 虽然降低电压能减少功耗,但绝对会使门的延时增大。
    2. 一旦电源电压接近阈值电压,dc特性对器件参数(比如阈值)的波动将变得越发敏感(降低了鲁棒性)。
    3. 降电压意味着减少信号摆幅,虽然能抑制系统内部噪声,比如串扰,但是对外部不变的噪声将更加敏感。

    上图中右边图展示了在非常低的电压下的工作曲线,可以发现在低于阈值电压的VDD下电路仍能得到反相器的特性,这实际上处于晶体管的亚阈值工作区,亚阈值电流足以使门在高低电平之间转换,并得到可接受的VTC.
    但这么小的电流值决定了反相器工作非常慢,不过在特殊场景下也可以接受(比如手表)

    3. 动态特性

    3.1 传播延时

    要精确求解反相器延时需要对电容充放电电流积分,是难以求解的。但是可以通过另一种方式近似,也就是求等效导通电阻转化为一阶RC模型。
    MOS管的平均导通电阻为:

    对于一个电压阶跃激励,可以求得传播延时:
    t p H L = 0.69 R e q N C L , t p L H = 0.69 R e q P C L t_{pHL}=0.69R_{eqN}C_L , t_{pLH}=0.69R_{eqP}C_L tpHL=0.69ReqNCL,tpLH=0.69ReqPCL
    t p = t p H L + t p L H 2 t_p = \frac{t_{pHL}+t_{pLH}}{2} tp=2tpHL+tpLH

    下图展示了一个模拟得到的反相器阶跃响应输出曲线:

    由于存在栅极到漏极的电容,所以阶跃开始时就会把输入节点上的阶跃信号耦合到输出,导致了图中的尖峰(过充)。

    对于更精确的传播延时,需要带入等效电阻公式:

    可以发现,当电源电压足够大时,传播延时几乎和电源电压无关,因为公式化简为:

    下图展示了VDD和传播延时的关系,可以发现,当VDD较大时,传播延时变化不明显,或者说提高电源电压能带来很小的性能改善。而当电源电压小于 2 V T 2V_T 2VT时,延时迅速增加。

    因此,减小门延时可以从如下几个方面考虑:

    • 减小 C L C_L CL:包括三部分电容:门本身内部扩散电容,互连线电容和扇出电容
    • 增加晶体管宽长比:提高晶体管的驱动强度,但是也会增加本身的扩散电容(本征电容),当增加的扩散电容开始超过连线和扇出形成外部负载,增加门就不再对延时有贡献,这也被叫做 自 载 效 应 \color{red}{自载效应}
    • 提高VDD:会增加功耗,并且到一定程度后改善非常有限。

    3.2 实际设计中的传播延时

    器件尺寸比 β = W / L p W / L n \beta=\frac{W/L_p}{W/L_n} β=W/LnW/Lp对传播延时也有较大影响,如图:

    可以发现在 β \beta β比值为1.9时,总的延时最小。
    进一步分析延时的组成:
    t p = 0.69 R e q ( C i n t + C e x t ) t_p = 0.69R_{eq}( C_{int} + C_{ext} ) tp=0.69Req(Cint+Cext)
    = 0.69 R e q C i n t ( 1 + C e x t / C i n t ) = t p 0 ( 1 + C e x t / C i n t ) = 0.69R_{eq}C_{int}( 1 + C_{ext}/ C_{int}) = t_{p0}( 1 + C_{ext}/ C_{int}) =0.69ReqCint(1+Cext/Cint=tp0(1+Cext/Cint)
    其中, C i n t C_{int} Cint是本征电容, t p 0 t_{p0} tp0是本征延时。表示器件在不加负载时的延时。本征延时跟门的尺寸无关。
    增大器件尺寸实际上会增大本征电容,进而减小本征延时,但是会增加硅面积。
    定义尺寸系数S,表示反相器跟标准反相器的尺寸比,则 C i n t = S C i r e f , R e q = R r e f / S C_{int} = SC_{iref},R_{eq} =R_{ref}/S Cint=SCiref,Req=Rref/S,S会影响传播延时:

    可以发现,最大的性能改善约为2(1.9),当S大于5时,延时已经得到了较大改善,再增大得到的收益很有限。

    3.3 确定反相器链的尺寸

    增大尺寸可以减小延时,但也增加了输入电容,当门处于实际环境时如何确定尺寸呢?简单的反相器链是最好的研究起点。
    首先反相器的输入栅极电容 C g C_g Cg与本征输出电容的关系可以写为:
    C i n t = γ C g C_{int} = \gamma C_g Cint=γCg
    对于大多数亚微米工艺 γ \gamma γ接近1,延时公式可以重写为:
    t p = t p 0 ( 1 + f / γ ) t_p=t_{p0}(1+f/\gamma) tp=tp0(1+f/γ)
    其中 f = C e x t / C g f=C_{ext}/C_g f=Cext/Cg为等效扇出。对于一个反相器链:

    可以得到最终的输出延时公式为各级延时之和:

    要使最后的总延时最小,根据公式可以得到需要每一级的等效扇出相等,也就是需要每级的栅电容是前后的算数平均,假设 F = C L / C g . 1 F=C_L/C_{g.1} F=CL/Cg.1为总等效扇出,则有:

    最后的延时可以表示为:

    那么如何选择一个反相器链的正确级数呢?
    对于给定的F,再选择级数时,如果级数比较大,则通过对延时求导可以得到最优的级数,在忽略自载时( γ = 0 \gamma = 0 γ=0)时有收敛解:
    N = l n ( F ) , 且 每 一 级 的 等 效 扇 出 f = e . N = ln(F),且每一级的等效扇出f=e. N=ln(F)f=e.
    左图表示了等效扇出与自载系数的关系,右图表示 γ = 1 \gamma = 1 γ=1时的延时和等效扇出的关系:

    可见,$\gamma = 1$时,最优的f=3.6,选择稍大的f不会过多影响延时,但可以减少缓冲器级数和面积,通常选择最优扇出为4.过多的级数会使得f小于最优值,增大延时。

    反相器链可以加速驱动大负载的延时:
    下表展示了无缓冲器,两级反相器以及反相器链在驱动特定负载时的归一化延时:

    可见,反相器链相比于直接驱动可以极大地减小延时。

    4. 功耗、能量和能量延时

    4.1 动态功耗

    a.电容充放电功耗(开关功耗)

    在第一章已经讨论过,MOS管的充放电功耗。充电和放电消耗的总能量为: C L V D D 2 C_LV_{DD}^2 CLVDD2,其中有一半消耗在P管上,另一半存储在电容上。在放电时这部分能量通过N管消耗掉。
    因此这部分动态功耗取决于开关活动性(每个周期翻转多少次):
    P d y n = C L V D D f 0 − > 1 \color{red}{P_{dyn} = C_LV_{DD}f_{0->1}} Pdyn=CLVDDf0>1
    其中, f 0 − > 1 f_{0->1} f0>1可以表示为一段时间内的翻转次数乘上频率


    确定晶体管尺寸使得能耗最小:
    下图是一个静态反相器驱动外部负载的情形。为考虑负载效应,假设反相器本身被一个最小尺寸器件驱动。目的是使整个电路能耗最小且保持最低性能指标。设计参数是VDD和f。优化的约束是其性能应该和f=1,VDD=Vref的参考电路相当。

    通过传播延时的约束 t p = t p r e f t_p=t_{pref} tp=tpref可以得到f和VDD的约束关系,如上面的左图所示。同时根据左图以及动态功耗公式可以得到右图f和功耗的关系。
    左边图很好理解,由最小f=1增加尺寸会使性能提高,因此可以降电压来降低功耗,但当f达到最优解 f = F f=\sqrt{F} f=F (N=2)后,再加大尺寸会增加自载效应,必须提高电压来弥补性能损失
    通过上图可以发现:

    • 改变器件尺寸并降低电压可以有效减少能耗。对于较大扇出F的电路尤其明显。
    • 在最优f之外过多增大尺寸会付出较大的能量代价。
    • 能量的最优f通常小于考虑性能的最优f。
    b. 直流通路功耗(短路功耗)

    输入波形存在上升和下降时间,导致在开关过程中形成直流通路,造成短路电流。假设脉冲电流可以近似为三角形,如下图:

    则可以计算其能量为:

    对应的平均功耗$P_{dp}$: $$ \color{red}{P_{dp}=t_{sc}V_{DD}I_{peak}f_{0->1}=C_{sc}V_{DD}^2f_{0->1}} $$ $C_{sc}$可以看作一个和CL并联的电容,用来模拟短路功耗。 直流通路引起的功耗和**开关活动性**成正比。其中$t_{sc}$表示导通时间,和VT有关:

    下面考察峰值电流 I p e a k I_{peak} Ipeak的情况:

    • 当负载很大,RC常数大,输出端变化很慢,所以输出的下降时间明显比输入上升时间大,输出在改变之前P管VDS就基本为0,P管就基本关断了,所以 I p e a k I_{peak} Ipeak很小
    • 反之,当负载很小,输出下降时间明显小于输入上升时间,PMOS的VDS大部分时间等于VDD,所以导致了最大的短路电流(PMOS的饱和电流)。
      下图展示了输出电容跟短路电流的关系:

    可以发现,使输出的上升下降时间大于输入上升下降时间可以减小短路功耗,但输出的上升下降时间太大会降低性能,并在扇出门中引起短路电流。可见局部优化是不行的。
    从全局角度优化短路功耗:
    单个门的输入和输出上升下降时间相等对这个门来说不是最优的结果,但是能保持整个电路的短路电流在一定范围内。下图是一个反相器的功耗与输入输出上升下降时间之比的关系曲线。

    可以看到:

    • 当负载电容比较小时,短路功耗将占主导,而当负载电容较大时,功耗都用来充放电负载。
    • 如果使得输入输出上升下降时间相等,则大部分功耗与开关功耗也就是充放电功耗有关。只有很小(<10%)一部分来自短路电流。
    • 当电压降低到VDD<VTN+|VTP|时,两个器件不会同时导通,短路功耗完全消除。因此在深亚微米工艺下短路功耗不重要。

    4.2 静态功耗

    静态功耗可以表示为:
    P s t a t = I s t a t V D D P_{stat} = I_{stat}VDD Pstat=IstatVDD
    也就是在没有开关活动时存在电源到地的电流。
    正常情况下P和N在正常工作下不会同时导通,但总会有如下形式的泄露电流:

    1. 源或漏与衬底之间的反偏二极管漏电(结的泄露电流)
      • 通常情况下非常小,但该部分漏电是由热产生的载流子引起的,当结温上升时,结漏电指数上升。
      • 解决办法:限制电路功耗或者使用有效散热的封装
    2. 亚阈值电流
      • VGS接近阈值电压时会有源漏电流,在深亚微米工艺下,电源电压降低导致这一电流越发显著。
      • 解决办法:保持较高的阈值电压。但在现代工艺,保持阈值不变而降低电压会导致严重的性能损失。因此必须要在可接受的亚阈值漏电的前提下同步降低阈值电压,这就形成了性能和静态功耗之间的权衡取舍
      • 下图展示了阈值电压降低后亚阈值漏电增大的原因:
    1. 栅极泄露电流
      • 栅极采样了较薄的绝缘层,栅极电子可能发生量子隧穿通过栅氧化层到达源或漏,导致泄露电流。

    注:具体降低动态和静态功耗的方法可以看Synopsys UPF文档。

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空空如也

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反相器驱动能力