最近在看系统时钟，网上找了几篇关于锁相环资料，拼了一篇文档，觉得自己看明白了，分享出来
 
 
（一）
 
 
PLL(锁相环)电路原理
 
 
     在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。
 
 
一 PLL(锁相环)电路的基本构成
 
 
  PLL(锁相环)电路的概要
   图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。
 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。
 
 

 
 
 
 
(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。)
 
 
利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。
 
 

   PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。
   只要是基准频率的整数倍，便可以得到各种频率的输出。
   从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。
   在此一电路中，假设fr>fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果fr<fo时，会产生负脉波信号。
 
 

   
  
 
 
 
 
 
 
 
 (此为利用脉波的边缘做二个信号的比较。如果有相位差存在时，便会产生正或负的脉波输出。)
   此一PD脉波信号经过回路滤波器(LoopFilter)的积分，便可以得到直流电压VR，可以控制VCO电路。
   由于控制电压vr的变化，VCO振荡频率会提高。结果使得fr=f。在f与f的相位成为一致时，PD端子会成为高阻抗状态，使PLL(锁相环)被锁栓(Lock)。
 
 
 
 
 
相位比较器的工作原理
       此所说明的相位比较器为相位．频率比较器(PFC：Phase-Frequency Comparator)之型式，后述之LSIMC145163P便内藏有此一电路。
       此一型式的相位此较器并非只做相位的比较，也即是，并非只做之比较，在频率f不同的场合，也可以做为频率比较器工作原理。
       所谓相位差利时△与时间t的关系为

       在只做相位检出的场合，例如，可能分辨不出是延迟300°或前进60°。可是，在相位-频率比较器中，如果fr>fo则被视为是相位延迟。
 
 
 
 
 
回路滤波器的选择方法
    回路滤波器的时间常数与PLL(锁相环)控制的良否有很大的关系。其详细的计算方法虽然不在此说明，但是，基准频率fr为l0kHz时，输往回路滤波器的脉波周期为0.1mS。
    为了保持电压值VR而增大回路滤波器的时间常数时，便无法追踪VCO的振荡频率的变化。如果时间常数太小时，会在VR上出现涟波，使PLL(锁相环)的稳定度恶化。
    因此，根据经验，回路滤波器的时间常数，选择大约为基准频率的周期(1/fr)的数百倍。在此选择约为数十mS。
 
 
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(二)
 
 
  锁相环是一种控制晶振使其相对于参考信号保持恒定相位的电路，在数字通信系统中使用比较广泛。目前微处理器或DSP集成的片上锁相环，主要作用则是通过软件实时地配置片上外设时钟，提高系统的灵活性和可靠性。此外，由于采用软件可编程锁相环，所设计的系统处理器外部允许较低的工作频率，而片内经过锁相环微处理器提供较高的系统时钟。这种设计可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系统启动和运行的可靠性，降低系统对硬件的设计要求。
 
 
　　TMS320F28l2处理器的片上晶振和锁相环模块为内核及外设提供时钟信号，并且控制器件的低功耗工作模式。片上晶振模块允许使用2种方式为器件提供时钟，即采用内部振荡器或外部时钟源。如果使用内部振荡器，必须在XI/XCLKIN和X2这两个引脚之间连接一个石英晶体，一般选用30MHz。如果采用外部时钟，可以将输人的时钟信号直接接到XI/XCLKIN引脚上，而X2悬空，不使用内部振荡器。晶体振荡器及锁相环模块结构如图1 所示。
 
 
 
 

 
 
　　图1  晶体振荡器及锁相环模块
 
 
　　外部XPLLDIS引脚可以选择系统的时钟源。当XPLLDIS为低电平时，系统直接采用外部时钟或外部晶振作为系统时钟；当XPLLDIS为高电平时，外部时钟经过PLL倍频后为系统提供时钟。系统可以通过锁相环控制寄存器来选择锁相环的工作模式和倍频的系数。表1列出了锁相环配置模式。
 
 

 
 
　　表1   锁相环配置模式
 
 
 
 
　　锁相环模块除了为C28x内核提供时钟外，还通过系统时钟输出提供快速和慢速2种外设时钟，如图2所示。而系统时钟主要通过外部引脚XPLLDIS及锁相环控制寄存器进行控制。因此，在系统采用外部时钟并使能PLL（XPLLDIS＝1）的情况下，可以通过软件设置C28x内核的时钟输人。
 
 

 
 
 
 
　　图2  处理器内部时钟电路
 
 
　　如果XPLLDIS为高电平，使能芯片内部锁相环电路，则可以通过控制寄存器PLLCR软件设置系统的工作频率。但要注意，在通过软件改变系统的工作频率时，必须等待系统时钟稳定后才可以继续完成其他操作。此外，还可以通过外设时钟控制寄存器使能外设时钟。在具体的应用中，为降低系统功耗，不使用的外设最好将其时钟禁止。外设时钟包括快速外设和慢速外设两种，分别通过HISPCP和LOSPCP寄存器进行设置。下面给出改变锁相环倍频系数和外设时钟的具体应用程序。
 
 
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为什么CM2次谐波相位对齐了反而相噪性能变差了？
 
 A: 可能跟其他因素有关，比如幅值。
 
 
什么是ISF函数？是VCO的噪声传输函数吗？
 冲击灵敏度函数，可以看作传输函数的时域表达
 
 
 
VCO noise factor和其他RF模块noise factor之间的区别：归一化的参考标准不同
 
 Ref：E. Hegazi, H. Sjoland and A. A. Abidi, “A filtering technique to lower LC oscillator phase noise,” in IEEE Journal of Solid-State Circuits, vol. 36, no. 12, pp. 1921-1930, Dec. 2001, doi: 10.1109/4.972142
 
 
Current-limited regime是什么？
 如下所示的原理图，在输出幅度变化影响交叉耦合管、电流源工作状态时，带来的两种模式变化。
 当振荡幅度在$(0,V_{DD})$之间时，电流源输出恒定，交叉耦合管的漏极电压随电流变化。
 
 
 
 Ref: A. Hajimiri and T. H. Lee, “Design issues in CMOS differential LC oscillators,” in IEEE Journal of Solid-State Circuits, vol. 34, no. 5, pp. 717-724, May 1999, doi: 10.1109/4.760384.
 
 
voltage-limited regime是什么？
 当振荡幅度接近$V_{DD}$时，$M_{tail}$进入三极管区，电流效率下降，此时无法再通过增加$I_{bias}$进一步提高摆幅，开始进入电压限制区。
 
 
 
 
Note that (2) loses its validity as the amplitude approaches the supply voltage because both NMOS and PMOS pairs will enter the triode region at the peaks of the voltage. Also the tail NMOS transistor may spend most (or even all) of its time in the linear region. This behavior can be seen in the simulated voltages and currents shown in Fig. 3. The tank voltage will be clipped at by the PMOS transistors and at ground by the NMOS transistors. Therefore, for the oscillator of Fig. 1(a), the tank voltage amplitude does not significantly exceed Note that since the tail transistor is in the triode region, the tail current does not stay constant. Thus, the drain-source voltage of the differential NMOS transistors can drop significantly，resulting in a large drop in their drain current, as shown in Fig. 3. This region of operation is known as the voltage-limited regime.
 
 

 当尾电流的偏置电流大到一定程度之后，从current-limited regime进入到voltage-limited regime。
 
 Ref: A. Hajimiri and T. H. Lee, “Design issues in CMOS differential LC oscillators,” in IEEE Journal of Solid-State Circuits, vol. 34, no. 5, pp. 717-724, May 1999, doi: 10.1109/4.760384.
 
共模差模的电流流向
 
 ref：M. Shahmohammadi, M. Babaie and R. B. Staszewski, “A 1/f Noise Upconversion Reduction Technique for Voltage-Biased RF CMOS Oscillators,” in IEEE Journal of Solid-State Circuits, vol. 51, no. 11, pp. 2610-2624, Nov. 2016, doi: 10.1109/JSSC.2016.2602214.
 
因此，如果这时在交叉耦合管尾部加一个电感，会形成二次谐波的电流回路，恶化VCO的相位噪声。
 
 ref: Y. Hu, T. Siriburanon and R. B. Staszewski, “A Low-Flicker-Noise 30-GHz Class-F23 Oscillator in 28-nm CMOS Using Implicit Resonance and Explicit Common-Mode Return Path,” in IEEE Journal of Solid-State Circuits, vol. 53, no. 7, pp. 1977-1987, July 2018, doi: 10.1109/JSSC.2018.2818681.
 
Groszkowski’s effect 是什么？
Class-F,B,C VCO输出信号形状比较
 
 
为什么VCO中的交叉耦合管更常用NMOS管而不是PMOS管？
 我比较认同下面这个答案：（源于http://bbs.eetop.cn/thread-622661-1-1.html）
 

 
 
1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
 
 

 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
 

 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
 

 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的原理框图如图8-4-1所示。
 
 
 
 
 
 
 
 
 
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。
 
 
 
 
 
 
 
 
2．锁相环的工作原理
 
 
 
 
 
 
 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
 

 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：
 

       （8-4-1）
 

                   （8-4-2）
 

 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为：
 

            
 

 
 

 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。即uC（t）为：
 

       （8-4-3）
 

 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：
 

       
 

 即                                                                              （8-4-4）
 

 则，瞬时相位差θd为
 

                                                     （8-4-5）
 

 对两边求微分，可得频差的关系式为
 
 
 

       （8-4-6）
 

 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc（t）为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，uc（t）随时间而变。
 

 因压控振荡器的压控特性如图8-4-3所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压uc（t）的变化而变化。该特性的表达式为
 

       （8-4-6） 
 
 
 

 上式说明当uc（t）随时间而变时，压控振荡器的振荡频率ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi的状态不变。
 
 
 

  
 
 
 
 
 
 
 
 
 
2. 锁相环的应用
 
 

 [1] 锁相环在调制和解调中的应用
 

 （1）调制和解调的概念
 

 为了实现信息的远距离传输，在发信端通常采用调制的方法对信号进行调制，收信端接收到信号后必须进行解调才能恢复原信号。
 

 所谓的调制就是用携带信息的输入信号ui来控制载波信号uC的参数，使载波信号的某一个参数随输入信号的变化而变化。载波信号的参数有幅度、频率和位相，所以，调制有调幅（AM）、调频（FM）和调相（PM）三种。
 

 调幅波的特点是频率与载波信号的频率相等，幅度随输入信号幅度的变化而变化；调频波的特点是幅度与载波信号的幅度相等，频率随输入信号幅度的变化而变化；调相波的特点是幅度与载波信号的幅度相等，相位随输入信号幅度的变化而变化。调幅波和调频波的示意图如图8-4-4所示。
 
 
 
 
 
 

上图的（a）是输入信号，又称为调制信号；图（b）是载波信号，图（c）是调幅波和调频波信号。
 

 解调是调制的逆过程，它可将调制波uO还原成原信号ui。
 

 [2] 锁相环在调频和解调电路中的应用
 

 调频波的特点是频率随调制信号幅度的变化而变化。由8-4-6式可知，压控振荡器的振荡频率取决于输入电压的幅度。当载波信号的频率与锁相环的固有振荡频率ω0相等时，压控振荡器输出信号的频率将保持ω0不变。若压控振荡器的输入信号除了有锁相环低通滤波器输出的信号uc外，还有调制信号ui，则压控振荡器输出信号的频率就是以ω0为中心，随调制信号幅度的变化而变化的调频波信号。由此可得调频电路可利用锁相环来组成，由锁相环组成的调频电路组成框图如图8-4-5所示。
 根据锁相环的工作原理和调频波的特点可得解调电路组成框图如图8-4-6所示。
 
 
 
若输入FM信号时，让环路通带足够宽，使信号调制频谱落在带宽之内，这时压控振荡器的频率跟踪输入调制的变化,如图6.1所示。对于锁相环的详细分析可参阅有关锁相技术的书籍。在此仅说明锁相环鉴频原理。可以简单地认为压控振荡器频率与输入信号频率之间的跟踪误差可以忽略。因此任何瞬时，压控振荡器的频率ωv(t)与FM波的瞬时频率ωFM(t)相等。
 
 
 
 
 
 FM波的瞬时角频率可表示为
假设VCO具有线性控制特性，其斜率Kv（压控灵敏度）为（弧度／秒·伏），而VCO在Sd(t)＝0时的振荡频率为ωo’，则当有控制电压时，VCO的瞬时角频率为
令上两式相等，即ωv(t)≈ωFM(t)，可得
其中ωo为FM波的载频，ωo’为压控振荡器的固有振荡频率，两者皆为常数。因此上式第一项为直流项，可用隔直元件消除，或者开始时已经把压控振荡器的频率调整为ωo=ωo’。因此上式还可进一步写成
可见，锁相环输出，除了常系数Kf／Kv之外，近似等于原调制波形f(t)，因而达到频率解调的目的。
 
[3] 锁相环在频率合成电路中的应用
 

 在现代电子技术中，为了得到高精度的振荡频率，通常采用石英晶体振荡器。但石英晶体振荡器的频率不容易改变，利用锁相环、倍频、分频等频率合成技术，可以获得多频率、高稳定的振荡信号输出。
 

 输出信号频率比晶振信号频率大的称为锁相倍频器电路；输出信号频率比晶振信号频率小的称为锁相分频器电路。锁相倍频和锁相分频电路的组成框图如图8-4-7所示。
 
 
 
 
 
 

图中的N大于1时，为分频电路；N小于1时，为倍频电路