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  • typora文章同步平台)

    千次阅读 2021-04-27 17:47:15
    一、图片上传 PicGo有提供默认的图床,可以直接使用,但是有上传的限制,有特定要求的可以自己配置github图床。 1.配置github图床 利用github搭建图床 2.安装PicGo 下载链接 windows选择exe结尾文件即可 mac选择...

    typora实现备份

    个人博客

    一、图片上传

    PicGo有提供默认的图床,可以直接使用,但是有上传的限制,有特定要求的可以自己配置github图床。

    1.配置github图床

    利用github搭建图床

    2.安装PicGo

    下载链接

    img-toEY3F8u-1619516815170

    • windows选择exe结尾文件即可
    • mac选择dmg为后缀的文件
    • 安装的时候一路next即可。

    3.在picGo中配置使用github图床

    image-20210427102325094

    4.picGo设置

    • 开启时间戳重名
      • 防止图片上传出错

    img-H77O7L4q-1619516815174

    ps:我当时一直传输失败,修改代理,重新生成厂库,token等方法都试过没有解决,最后在本地装了个git和node.js,就可以上传了,如果一直失败可以尝试安装。

    5.typora配置

    • 在typora偏好设置
      • 图像
        • 选择picGo
          • 文件路径选择刚刚安装的PicGo.exe

    ]

    测试成功即可。

    二、文件备份

    1.国内可以使用坚果云

    下载地址

    • 下载对应版本,一路next安装就可以了。

    2.设置共享文件夹

    • 在安装完成之后,右键选择你想共享的文件夹

    image-20210427151912294

    • 选择同步改文件

    之后你编写的文章就可以实时同步。

    展开全文
  • 时钟同步电路

    2021-03-20 23:33:33
    当信号时钟域传输时,很容易出现亚稳态状态,亚稳态是一种既不是0也不是1的中间态,如果亚稳态在电路中一级一级传输下去,将导致整个电路工作不正常。亚稳态无法完全消除,一般都用故障间隔时间来描述。只要间隔...

    亚稳态

    当信号跨时钟域传输时,很容易出现亚稳态状态,亚稳态是一种既不是0也不是1的中间态,如果亚稳态在电路中一级一级传输下去,将导致整个电路工作不正常。亚稳态无法完全消除,一般都用故障间隔时间来描述。只要间隔时间足够大则可以认为亚稳态不会发生。
    在这里插入图片描述

    这里唯一能调整的就是 t M E T t_{MET} tMET。如下图,要使得 t M E T t_{MET} tMET越大,只能使图中得 T d a t a T_{data} Tdata最够小,因此在跨时钟域处理时,中间不能串任何组合电路。

    双锁存器法

    在这里插入图片描述

    相当于将信号打2拍,第一个时钟,即使当信号在第一级出现亚稳态时,而此时第二级是采到稳定信号,第二个时钟,第一级已经恢复到正常状态,因此第二级将还是采到稳定信号。

    单bit慢->快

    在这里插入图片描述

    module syn(
     input clk,
     input a,
     output b
        );
     reg reg_a1,reg_a2,reg_a3;  
     always@(posedge clk)begin
         reg_a1<=a;
         reg_a2<=reg_a1;
         reg_a3<=reg_a2;
     end
     assign b = reg_a2&~reg_a3;
    endmodule
    

    clk和a是跨时钟域的,a来自慢时钟域的信号,clk是快时钟域的信号

    module tb();
      reg clk1,clk2,a;
        wire b;
      initial begin
          clk1 = 0 ;
          clk2 = 0;
          a    = 0;
         # 100; a    = 1;   
         # 40;  a    = 0;  
      end
        syn u_syn(.clk(clk1),.a(a),.b(b) );
        always clk1 = #10 ~clk1
        always clk2 = #20 ~clk2
    endmodule
    

    仿真如下:
    在这里插入图片描述

    单bit 快向慢的传输

    在这里插入图片描述

    module syn(
     input clk1,
     input a,
     input clk2,
     output b
        );
     reg reg_a = 1'b0;
     wire toggle; 
    reg reg_a1,reg_a2,reg_a3;
     assign toggle = a?~reg_a:reg_a;
        always@(posedge clk1)begin
        reg_a <= toggle;
     	end
     
        always@(posedge clk2)begin
            reg_a1<=reg_a;
            reg_a2<=reg_a1;
            reg_a3<=reg_a2;
     end
     assign b = reg_a2^reg_a3;
    
    module tb();
      reg clk1,clk2,a;
        wire b;
      initial begin
          clk1 = 0 ;
          clk2 = 0;
          a    = 0;
         # 110; a    = 1;   
         # 20;  a    = 0;  
         
         # 220; a    = 1;   
         # 20;  a    = 0;  
      end
        syn u_syn(.clk1(clk1),.clk2(clk2),.a(a),.b(b) );
        always clk1 = #10 ~clk1;
        always clk2 = #20 ~clk2;
    endmodule
    

    实际上它是将快时钟域clk1的脉冲信号a先变成了电平信号,这样电平信号就能够被慢时钟域采到。
    仿真如下:

    在这里插入图片描述

    通用

    通用的办法就是将脉冲信号在一个时钟转换为电平信号,让这个电平信号足够在另一个时钟域采集到。这样无论快->慢,慢->快都能顺利传递1bit信号。
    在这里插入图片描述

    module syn(
     input rst_n,
     input clk1,
     input a,
     input clk2,
     output b
        );
    	reg level;
     always@(posedge clk1 or negedge rst_n)begin
        if(!rst_n)
        level<= 1'b0;
        else if(a)
        level<=~level;
     end
     reg reg_a1,reg_a2,reg_a3;
      always@(posedge clk2 or negedge rst_n)begin
      if(!rst_n)begin
            reg_a1<=1'b0;
            reg_a2<=1'b0;
            reg_a3<=1'b0;
      end else begin
            reg_a1<=level;
            reg_a2<=reg_a1;
            reg_a3<=reg_a2;
            end
     end
     assign b = reg_a2^reg_a3;
    endmodule
    

    可以看到实际上和单bit快向慢的传输一样的电路,只不过寄存器引入了异步低电平复位的信号。

    展开全文
  • 远程仓库同步代码

    2021-01-27 17:40:34
    之前的项目是基于一个开源项目做的,后来开源项目一直在更新迭代,所以时不时需要把开源项目的新功能合入到自己的项目中,这样就出现项目仓库进行更新,而且这个开源项目也只是自己项目里边的一个子文件夹。...

    0 实现功能

    之前的项目是基于一个开源项目做的,后来开源项目一直在更新迭代,所以时不时需要把开源项目的新功能合入到自己的项目中,这样就出现跨项目仓库进行更新,而且这个开源项目也只是自己项目里边的一个子文件夹。
    梳理一下功能需求:

    1. 公司项目A,把开源项目B以子文件夹的方式包含进来
    2. 开源项目B一直在维护并更新着
    3. 公司项目A需要把自包含开源项目B之后,开源项目B的修改合并进来

    以上需求可以使用Git Subtree实现:

    1. 首先把项目A中以子文件夹存在的开源项目B独立成子项目
    2. 然后使用Git Subtree在需要的时候,直接把开源项目B的修改同步到项目A

    1 参考资料

    用 Git Subtree 在多个 Git 项目间双向同步子项目
    git subtree教程
    fork别人的项目保持与源项目同步更新的两种方式

    2 Git Subtree

    在介绍Git Subtree之前先说一下跟Git Subtree类似的一个功能Git Submodule,对于Git Submodule而言,在本地代码库可能存在多个Git代码仓库,并且有一个.gitmodule的文件记录着父项目添加的子module。

    2.1 Sub module vs Sub tree 对比

    1. 对父项目的占用区别:对于父项目而言,如果使用 submodule 会在父项目中新增一个 .gitmodule 的文件来记录父项目添加的子 module,而使用 subtree 则会将子项目完整的克隆到父项目的一个文件夹中。
    2. 在 clone 子项目步骤上:使用 submodule 需要执行多个步骤,在拉取主项目后需要使用 submodule 命令单独更新 submodule;而使用 subtree 则只需要使用 clone 命令
    3. push 子项目:submodule 因为将子项目视为独立的项目,可以直接 push;使用 subtree 则需要手动进行对比
    4. pull 子项目:submodule pull 子项目后需要,在父项目再进行提交 git submodule update --recursive --remote;而使用 subtree 则直接 pull 即可

    2.2 为什么要使用 git subtree?

    git subtree 可以让一个 repository 嵌入到另一个项目的子目录中:

    • 管理方便,对于项目中的成员无需关心额外的 git 工作流,使用最基本的 git 工作流即可
    • 在拉取代码的时候,一行 clone 命令可以立即获得包括子项目在内的所有的项目文件,而不是像 git submodule 一样还需要额外的 update 命令
    • git subtree 不会像 gitmodule 一样引入 metadata 文件来管理,git subtree 的使用对于项目中其他成员可以透明
    • 子项目中的内容可以无缝的被修改,并且可以选择性同步到 upstream 中

    2.3 使用Git Subtree跨仓库同步代码

    下边就介绍下使用Git Subtree同步开源仓库的代码,为了介绍方便下边定义一些术语:

    1. 主项目A
    2. 需要同步的开源项目S

    2.3.1 在项目父仓库中添加子项目

    首先需要把开源项目添加到项目中,在使用 subtree 的时候也需要显式的指定需要添加的子项目。

    git subtree add --prefix=<S项目的路径> S项目git地址 xxx分支 --squash
    

    解释:

    • --squash 是将 subtree 的改动合并到一个 commit,不用拉取子项目完整的历史纪录
    • –prefix指定的是克隆后S项目所在的本地目录名,可以是相对路径
    • xxx分支是开源项目S的分支
    • 执行后会产生提交记录,可以使用git statusgit log 查看,只有在执行了push后才会真正提交到主项目A中

    2.3.2 更新子项目仓库

    在依赖的开源项目S更新了,现在需要把S项目的更新合入到主项目A,执行如下操作:

    git subtree pull --prefix=<S项目路径> S项目git地址 xxx分支 --squash
    

    2.3.3 将更改推送到子项目仓库

    平时如果要修改S项目的代码,可以直接进行修改,然后提交到主项目A中,但是如果想把对S项目的修改合入到S项目远端仓库,需要执行如下操作:

    git subtree push --prefix=<S项目路径> S项目git地址 xxx分支
    

    git subtree push 会将父项目中的提交每一次都进行提交,这会导致对于子项目来说无意义的提交信息,但是 git subtree 并没有提供类似 squash 的方式可以将多次提交合并成一次提交,但是 git subtree 提供了分支的特性,可以在父项目中将修改推送到某一个分支,然后在子项目中使用 squash merge 将修改合并到主干分支。

    git subtree push --prefix=<S项目路径> S项目git地址 feature
    

    这会在 foo 的仓库中创建一个叫做 feature 的分支。然后可以从 feature 分支合并回 master 分支。一旦最新的提交都合并到 master 分支,可以通过 pull 来更新

    git subtree pull --prefix=<S项目路径> S项目git地址 master --squash
    

    这会在主项目中创建另外一个提交,包括了子项目中所有的修改。这样的方式有一个缺点就是会在父项目中产生一些多余的提交信息。

    2.3.4 subtree切换分支

    使用 git subtree 加入到父项目的仓库,如果要切换分支,可以直接将 subtree 删掉,然后新加入子项目的分支即可。

    git rm <subtree>
    git commit
    git subtree add --prefix=<subtree> <repository_url> <subtree_branch>
    

    3 Git Upstream

    另一种跨远端仓库同步代码的方法就是git upstream,但git upstream只能针对仓库,可以是git submodule添加的子仓库

    3.1 什么是upstream?

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-ZkBZKyWC-1611740317116)(en-resource://database/3978:1)]
    只要把想要同步的远程仓库设置为本地仓库的 upstream,就可以很方便地进行同步操作了。

    3.2 Git Upstream的使用

    • 添加
    $ git remote add upstream https://github.com/LambdaSchool/Original-Repo.git
    
    • 查看
    $ git remote -v origin git@github.com:MyName/My-Forked-Repo.git (fetch) origin git@github.com:MyName/My-Forked-Repo.git (push) upstream https://github.com/LambdaSchool/Original-Repo.git (fetch) upstream https://github.com/LambdaSchool/Original-Repo.git (push)
    
    • 取消upstream
    $ git branch --unset-upstream
    
    • 合并到本地
    git fetch  upstream 分支   #拉取远端修改
    git merge upstream/分支  --allow-unrelated-histories  #把远端合并到本地仓库
    
    • 上传到远端
    git push origin
    
    展开全文
  • 单bit信号时钟域传输1.1 电平同步器1.2 边沿检测器1.3 脉冲同步器1.4 电平延展-快到慢2. 多bit信号时钟域传输2.1. 握手2.2. 异步FIFO2.3 使用异步双口RAM2.4 DMUX3. 相关题目3.1 设计一个脉冲检测器3.2 介绍...

    1. 单bit信号跨时钟域传输

    按照信号用途将单bit跨时钟同步器分为:电平同步器,边沿检测器和脉冲同步器。
    小结:

    1. 单bit信号传输我们要考虑它的实际用途,比如是串行数据信号,那么我们就需要知道比特率才能采样,如果是控制信号,我们需要是通过电平还是时钟沿进行控制。
    2. 单bit快到慢传输,快时钟需要时钟拓展;慢到快则直接打两拍的效果是电平同步

    1.1 电平同步器

    所谓电平同步器,顾名思义是将有用的电平信号同步至另一时钟域,电平信号需要在原时钟域保持至少两个时钟周期。其同步方法是将信号经过两个D触发器,即打两拍
    image.png

    1.2 边沿检测器

    边沿检测器的原理是在电平同步器的输出加一个触发器(第一级可能存在亚稳态,利用二三级触发器结果判断信号是上升沿还是下降沿)
    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-HyxsBLF7-1618539128392)(https://upload-images.jianshu.io/upload_images/9246563-fb1305938ad82022.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/1240)]

    1.3 脉冲同步器

    脉冲同步器的作用是检测原时钟域的脉冲并在新时钟域上产生一个新的脉冲
    image.png
    以上是较为简单的脉冲同步器,此脉冲同步器对于某些情况下是不可靠的,若要可靠的完成脉冲的同步,可以引入握手机制。具体的握手机制如下:
    若源时钟域脉冲来临,且同步器处于空闲状态,则向同步器发出同步请求;
    同步请求信号到达目的时钟域,目的时钟域产生应该信号表示同步完成;
    源时钟域检测到应答信号后清楚请求信号;
    目标时钟域检测到源时钟域请求信号清除后清除应答信号;
    同步器回到空闲状态,进行下一个脉冲的同步;

    1.4 电平延展-快到慢

    CLR高电平有效

    module Sync_Pulse(
        input           clka,
        input           clkb,
        input           rst_n,
        input           pulse_ina,
        output          pulse_outb,
        output          signal_outb
    );
    //-------------------------------------------------------
    reg             signal_a;
    reg             signal_b;
    reg             signal_b_r;
    reg             signal_b_rr;
    reg             signal_a_r;
    reg             signal_a_rr;
    //-------------------------------------------------------
    //在clka下,生成展宽信号signal_a
    always @(posedge clka or negedge rst_n)begin
        if(rst_n == 1'b0)begin
            signal_a <= 1'b0;
        end
        else if(pulse_ina == 1'b1)begin
            signal_a <= 1'b1;
        end
        else if(signal_a_rr == 1'b1)
            signal_a <= 1'b0;
        else 
            signal_a <= signal_a;
    end
    //-------------------------------------------------------
    //在clkb下同步signal_a
    always @(posedge clkb or negedge rst_n)begin
        if(rst_n == 1'b0)begin
            signal_b <= 1'b0;
        end
        else begin
            signal_b <= signal_a;
        end
    end
    //-------------------------------------------------------
    //在clkb下生成脉冲信号和输出信号
    always @(posedge clkb or negedge rst_n)begin
        if(rst_n == 1'b0)begin
            signal_b_r <= 'b0;
            signal_b_rr <= 'b0;
        end
        else begin
            signal_b_rr <= signal_b_r;
            signal_b_r <= signal_b;
        end
    end
    assign    pulse_outb = ~signal_b_rr & signal_b_r;
    assign    signal_outb = signal_b_rr;
    //-------------------------------------------------------
    //在clka下采集signal_b_rr,生成signal_a_rr用于反馈拉低signal_a
    always @(posedge clka or negedge rst_n)begin
        if(rst_n == 1'b0)begin
            signal_a_r <= 'b0;
            signal_a_rr <= 'b0;
        end
        else begin
            signal_a_rr <= signal_a_r;
            signal_a_r <= signal_b_rr;
        end
    end
    endmodule
    

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-jpn5diKF-1618539128394)(https://upload-images.jianshu.io/upload_images/9246563-5c05464f8cba4bc1.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/1240)]

    image.png
    两种电路图的功能一致。在参考链接2中也有一个设计,但是设计复杂,优点是每个触发器采取的是时钟触发。
    参考链接:
    https://blog.csdn.net/qq_21842097/article/details/88657046
    https://blog.csdn.net/Reborn_Lee/article/details/96714098
    https://www.cnblogs.com/iclearner/p/6579754.html

    2. 多bit信号跨时钟域传输

    2.1. 握手

    2.2. 异步FIFO

    2.3 使用异步双口RAM

    2.4 DMUX

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-WibGwZi4-1618539128396)(https://upload-images.jianshu.io/upload_images/9246563-8f5bf16e45faeea8.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/1240)]

    由图可见,DMUX有一个MUX和一个触发器构成,在数据输入使能有效的时候采样端口信号,数据输入使能无效的时候数据保持。在VCS综合中会综合成为低功耗设计,增加一个门控电路。
    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-4H4DhOsW-1618539128397)(https://upload-images.jianshu.io/upload_images/9246563-ad9ac4b396be3c16.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/1240)]

    小结:DMUX的原理类似于脉冲检测器

    3. 相关题目

    3.1 设计一个脉冲检测器

    image.png

    image.png
    根据这个时序图,d_req是根据d_in产生的,根据d_ack截止的。d_req从s到d,再从d_到s变为ack。

    3.2 介绍一下各种同步设计的优缺点

    1. 双触发器同步法:它的根本目的是为了减少亚稳态的发生,它有很多局限性,比如快时钟向慢时钟传递有可能采样不到
    2. 双触发器+反馈回路:它的目的就是时钟展宽,然后在进行同步,它的缺点是如果源时钟数据变化太快,展宽后会被覆盖
    3. 握手法:其实单bit握手的电路就是法2,因此它的缺点一样是数据不能变化太快
    4. 异步FIFO:它都适用,目前没发现缺点。

    3.3相关选择题

    1. 异步时钟数据采样方法错误的是()D
      A 单bit高频时钟脉冲展宽后给低频时钟进行采样
      B 握手信号后再采样
      C 使用FIFO隔离进行多bit采样
      D 高频时钟直接采样低频时钟的多bit数据
    2. 以下不能对多bit的数据总线的时钟异步处理的是()C
      A. DMUX synchronizer
      B. Gray_code
      C. 寄存器同步
      D. AFIFO
    3. 高频时钟域的总线数据(每时钟周期都变化)传递给低频时钟域时,哪种同步方式正确()B
      A. 使用握手信号进行同步
      B. 使用异步FIFO
      C. 使用同步FIFO
      D. 使用打两拍进行同步
      解析:握手的使用缺陷是数据不能变化太快,每次握手需要等待一定的时钟周期
    4. 对于双触发器异步处理电路说法正确的是 BCD
      A. 对任何单bit信号都可以用此电路
      B. 各个寄存器之间不能有组合逻辑
      C. 需要考虑两个时钟的频率和信号的宽度
      D. 无法绝对避免亚稳态
    5. 下面哪种异步处理的方法完全正确()C
      A. 在对数据总线进行异步处理前转化为格雷码,然后打拍处理,同步后,再转化成源码
      B. 在模块A,有两个控制信号通过正确的同步方法把两个信号进行同步到B时钟域,然后再在B时钟域对两个信号进行逻辑运算
      C. 实现异步FIFO时,在地址穿越时钟域前转化为Gray-Code
      D. 单bit信号在跨越时钟域前不需要寄存器输出
      解析:数据总线是乱变的,而地址总线是递增的,而gray码在相邻状态机之间的跳变只有一位发生了变化
    6. 下列跨时钟域设计存在的问题是()B
      A. FIFO设计地址跨时钟域,可以通过格雷码转换+打2拍的方式
      B. 希望得到C=A&B,AB在clkx域,c在clky域,则单独用clky打A和B2拍产生Adly2, Bdly2,然后在进行组合逻辑
      C. 单bit跨时钟域,在目的时钟域打3拍后使用,打拍过程中不带组合逻辑
      D. 一组数据总线跨时钟域,如果数据有足够的持续不便时间,可以通过握手机制实现
    7. 150M时钟域的多bit信号A[63:0]需要同步到50MHz时钟域,可能使用的同步方式有()ABD
      A. DMUX
      B. 双向握手
      C. 打拍
      D. 异步FIFO
    8. 假设一个3bit计数器(计数范围为0-6)工作在38M时钟域下,要把此计数器的值传递到100M的时钟域,以下方式不正确的是()C
      A. 锁存+握手
      B. 使用DMUX电路
      C. 使用格雷码
      D. 使用异步FIFO
      解析:虽然格雷码可以裁剪,但它的要求是状态数必须是偶数,0-6有7个状态是不满足条件的。
      以下关于跨时钟域信号处理描述不正确的是()
      A. 并不是所有的跨时钟域信号都需要做异步处理
      B. 当单比特脉冲信号需要跨时钟域进行同步时,只需在目标时钟将此信号同步两拍即可
      C. 对与跨时钟阈的数据传输,通常可以采用异步FIFO的方法
      D. 对于跨时钟域的多比特信号传输,可以采用握手信号来处理
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