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  • FPGA中同步置数、同步清零计数器

    千次阅读 2020-06-23 10:04:04
    //同步清0,低电平有效 else if(load) out ; //同步预置 else out ; //计数 end endmodule 测试文件: module count_test(); reg clk,reset,load; reg [7:0] data; wire [7:0] out; count count_inst(.clk(clk),....

    定义输入为data,load,clk,reset;输出为out;则代码为:

    module    count(out,data,load,reset,clk);
    
        input clk,reset,load;
        input [7:0] data;
    
        output [7:0] out;
        reg [7:0] out;
    
    always    @(posedge clk)           //clk上升沿触发
        begin
            if(!reset)
                out <= 8'h00;           //同步清0,低电平有效
            else if(load)
                out <= data;           //同步预置
            else
                out <= out + 1;        //计数
        end
    endmodule
    

    测试文件:

    module count_test();
    
    reg clk,reset,load;
    reg  [7:0] data;
    
    wire [7:0] out;
    
    
    count count_inst(.clk(clk),.reset(reset),.data(data),.out(out));
    
    
    initial
            begin
                clk = 0;
                reset = 0;
                load = 0;
                data = 0;
            end
    
    
    always  #10 clk = ~clk;
    
    always @(posedge clk)
              begin
                  load = 1;
                 reset = 1;
              end
    
    always @(posedge clk)
              begin
                  load = 0;
              end

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  • library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; -----------------------------------------------------------... --定义时钟、异步复位、同步使能信号
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;
    --------------------------------------------------------------------
    entity counter is
      port( clk,ret,en    :  in   std_logic;   --定义时钟、异步复位、同步使能信号
            cq            :  out  std_logic_vector(3 downto 0);    --计数结果
            cout          :  out  std_logic   --进位信号
           );      
    end counter;
    --------------------------------------------------------------------
    architecture behave of counter is
      begin
        process(clk,ret,en) 
          variable  cqi :  std_logic_vector(3 downto 0);   
          begin
            if  ret='0' then  cqi:= "0000";-- 计数器异步复位
              elsif  clk'event  and  clk='1' then--检测时钟上升沿
                if  en='1' then--检测是否允许计数(同步使能)
                  if  cqi<15  then cqi:=cqi+1;
                  else  cqi:= "0000";
                  end if;
                end  if;
            end if;
            if  cqi>9  then  cout<='1';--输出进位信号
               else    cout<='0';
            end if;
           cq<=cqi;--计数值向端口输出
         end  process;
      end  behave;
    
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  • 同步置数、同步清零计数器

    万次阅读 2018-12-27 19:12:33
    本文实现的同步置数、同步清零计数器,同样是基于王先生的书籍上的源代码实现。 下面是计数器的源代码(暂时以图片的形式发出来): 这个源代码被我修改了一部分,省去了原来的else语句,直接在load低电平时对...

    本文实现的同步置数、同步清零的计数器,同样是基于王先生的书籍上的源代码实现。

    下面是计数器的源代码(暂时以图片的形式发出来)

    这个源代码被我修改了一部分,省去了原来的else语句,直接在load低电平时对输出out赋值,可以得到相同的结果,简化了程序。接下来时测试程序(同样以图片的形式上传):

     

    这是书籍中没有的测试文件,为了学习verilog,必须学会验证文件的编写,其实也就是激励源的产生。然后是最终得到的时序波形图:

     

    在验证文件中,我特意将data的初始值赋为8'h01,就是为了看出reset是在哪个时间进行复位的,同时,计数器的输入值也是一个变量, 在reset无效时,此时,data的值在下一个时钟的上升沿已经是8'h02了(注意,在时钟的上升沿虽然data的值也会发生改变,但是,赋给输出的依然是改变之前的那个值),所以在3ns时,输出的值仍然时8'h02.

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    一、什么是同步清零?什么是异步清零?两者的区别是什么?

    1. 同步复位是指复位信号只有在时钟沿到来时,才能有效。否则,无法完成对系统的复位工作。

    2. 异步复位是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。

    3. 同步复位的复位信号持续的时间应该超过一个时钟周期才能保证系统复位。异步复位抗干扰能力差,有些噪声也能使系统复位,因此有时候显得不够稳定,要想设计一个好的复位最好使用异步复位同步释放,而且复位信号低电平有效

    二、异步清零的设计

    以D触发器为例,标准模块如图5-3所示,时序图如图5-4所示。
    有数据端D、时钟端CLK、输出端Q、异步复位端RST和时钟使能端EN

    在这里插入图片描述

    module DFF2(CLK, D, Q,RST, EN);
    	input CLK, D, RST, EN;
    	output Q;
    	reg Q;
    	always @(posedge CLK or negedge RST)
    		begin
    					if(!RST)
    						Q <= 0;
    					else if(EN)
    						Q <= D;
    		end
    endmodule
    

    程序执行过程:

    无论CLK是否跳变,只要RST有一个下降沿的动作,即刻启动过程,执行if语句。此时RST=0,因此满足条件(!RST)=1,于是执行语句Q<=0,对Q清0,然后跳出if语句。此时如果RST一直保存为0,则无论是否有CLK的边沿跳变信号,Q恒输出0,这就是RST的异步清0功能。

    若RST一直为1,且CLK有一次上升沿(要求此时EN = 1),则必定执行赋值操作Q<=D,从而更新Q值,否则(CLK无上升沿)将保持Q值不变。

    三、同步清零的设计

    图5-5所示的就是一个含同步清0的D触发器电路,时序图如图5-4所示。

    即在输入端口D处加了一个2选1多路选择器。
    在这里插入图片描述

    module DFF3(CLK, D, Q, RST);
    	input CLK, D, RST;
    	output Q;
    	reg Q;
    	always @(posedge CLK)
    		begin
    				if(RST == 1)
    							Q = 0;
    				else  if(RST == 0)
    							Q = D;
    		end
    endmodule
    

    工作时,当RST=1时,选通“1”端的数据0,使0进入触发器的D输入端。如果这时CLK有一个上升沿,便将此0送往输出端Q,这就实现了同步清0的功能;

    而当RST=0时,则选通“0”端的数据D,使数据D进入触发器的D输入端,然后Q = D。

    注意在程序中,敏感信号表中只放了对CLK上升沿的敏感表述。这就表明,此过程中的所有其他输入信号都随时钟CLK而同步。

    展开全文
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    异步清零说的是,你需要对一个计数器在满足某种条件时想要他归零,但又不需要等下一个时钟过来,是一个条件满足就立即执行的过程; 同步置数,比如你想让计数器采用置数法实现任一模计数,你要设置一个条件,计数记...
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同步异步清零计数器

友情链接: Advanced_Brightness.zip