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导师的项目是低功耗，尽量减少功耗。看到GPS_-TSMC28N_PLL_DIV用的是异步计数器。产生疑问，为什么用异步计数器而不用同步计数器。 利用相同的D触发器，分别设计同步计数器和异步计数器，在Cadence平台仿真验证。 下面分别设计3位的递减计数器，带置数端和置数使能
1.异步递减计数器
1.1异步计数器原理图
 异步递减计数器，用带置数功能的D触发器实现，每一个D触发器的Q-和D连接，构成二分频器。PI是置数端，LD是置数使能（高点平有效）。开始从S3 S2 S1开始递减计数，当Q3 Q2 Q1=000时，经过或非门输出高电平，使能置数，使的Q3 Q2 Q1= S3 S2 S1。
注意：此处的置数端为异步置数，当LD=1时，立即置数，图中化成了与非门，应为或非门，置数高电平有效 
 cadence仿真电路如图所示。
1.2异步计数器仿真结果
这里不放仿真结果图片，仿真功能正常。
2.同步计数器
2.1同步计数器原理
 用时序逻辑设计的方法，画出真值表：
 根据真值表画卡诺图
 根据卡诺图化简逻辑表达式
 根据逻辑表达式，搭建电路图，采用与异步计数器同样的D触发器。
3.性能参数对比
功耗对比表
时钟频率 | 异步 | 同步 - | :-: | -: 100M | 1.76uA| 3.37uA 2G | 33.4uA | 66.4uA 3G | 无法工作|无法工作
传播延时对比表 传播延时仿真的时候，cadence中vpulse信号源的上升下降时间不设置，保持软件自动设置。
时钟频率 | 时钟边沿| 异步tplh | 同步tplh|异步tphl|同步tphl - | - | :-: | -: | -|- 100M | 100p|220p|260p|170p|180p 2G | 5p | 170p|201p|116p|113p
同步和异步计数器最高工作频率近似均在2-3G，传播延时差距不大，但同步计数器功耗较大，由于其包含有大量的组合逻辑电路。
4.D触发器原理分析
如图为计数器中用到的D触发器，带异步置数功能。红色的为数据端，如1.1节所示的异步计数原理图，将Q-和数据端DATA接在一起，构成递减计数器（也可以看作二分频器）。PI是置数端，LD是置数使能（高点平有效），LD=1时，Q=PI. 下面分析D触发器的功能：假设Q-与D端未连接，分析正常触发器的功能。 假设正常计数：LD=0,LDB=1;LDIN=0 clk=0时：T1=D-，T2=1 clk=1时：T1=D-（保持clk=0时的数据），T2=D,Q-=D-,Q=D。 置数功能： 假设LD=1,LDB=0;LDIN=1 则PI经过两级反相器传递给Q。完成置数功能。
问题：蓝色线的作用是什么？是否可以去掉 将蓝色反馈回路去掉后搭建如下电路仿真触发器的功能。 
 如图所示为一个2位的递减计数器，已经除去了蓝色反馈线。仿真结果如下 
 图a 无蓝色反馈线的异步递减计数器仿真结果
 图b 带蓝色反馈线的异步递减计数器仿真结果
图a和图b对比结果，在Q2Q1=00之后，计数器重新置数为11，无蓝色反馈线的触发器的Q1会立即再拉低，导致Q2Q1=11状态无法保持一个时钟周期。
假设，在某个上升沿之后，Q2Q1=00，此时LD=1,立即置数Q1=1,则Q-=0。 此时T2=0;上升沿之后，clk仍然为高电平clk=1；此时会将T2=0传递到Q端，使得Q立即拉低。 如果带有蓝色反馈线： 在某个上升沿之后，Q2Q1=00，此时LD=1,立即置数Q1=1,则Q-=0。与此同时，由于蓝色反馈线的存在会使得T2=1，之后clk为高电平clk=1；此时会将T2=1传递到Q端，Q端数据不变。
同理如果，假设在某个上升沿之后，Q2Q1=00，此时LD=1,立即置数Q1=0,则Q-=1。 当T2=1时，上升沿之后，clk仍然为高电平clk=1；此时会将T2=1传递到Q端，使得Q立即拉高，出现错误。
总结：蓝色反馈线的存在会在置数的同时将T2与Q端数据保持一致，防止在上升沿置数之后clk=1的时候，将T2传递给Q，造成错误。
2020.08.31更新 跟导师聊过之后，导师提出质疑，理论上同步计数器时钟信号驱动更多mos管的栅极，而本次仿真验证的过程用的是cadence理想时钟，驱动能力相当于无穷大。真实的仿真过程是双模预分频输出驱动连个计数器，而双模预分频驱动能力有限，驱动太多mos管限制工作频率提高。

同步集成电路计数器 || 74161 74163 74160 || 同步级联 异步级联 || 数电
TTL器件和CMOS器件的工作电压和输入输出接口参数会有差别。
上面图中，各式76161虽然型号不同，但是逻辑功能都是相同的，后面统称74161。
1. 4位同步二进制计数器74161
74161的功能有4个：
异步清零
同步置数
保持
同步计数
其逻辑图和功能表如下图所示，
(CLR非)是异步清零端
(LD非)是同步置数控制端
ENT和ENP是计数控制端
CLK用作时钟信号输入端
D0D1D2D3用作4位预置数据输入
Q0Q1Q2Q3表示四位计数器的状态
RCO为计数器进位输出端
逻辑符号内部有一些标识符，他们有特定的含义。
例如，和异步清零端(CLR非)对应的内部标识符为CT=0，其中CT是英文counter的缩写。这个标识符表示，在这个输入端施加有效电平，将使计数器清零，也就是使状态Q3Q2Q1Q0变成0000。我们可以看到，这个输入端标有一个三角符号，它表示这个输入端的有效电平是低电平。也就是说，(CLR非)为低电平0时，计数器将清零。
再一例，和输出端RCO对应的标识符为3CT=15，其中CT=15表示当计数器的状态Q3Q2Q1Q0=1111，即十进制数15时，RCO将变成高电平1。其中3表示RCO的输出逻辑电平受其它带有数字3的标识符所对应的输入端信号的影响。我们可以找到，代表舒服带有数字3的标识符为G3，对应输入端ENT，表明计数控制端ENT对进位输出RCO有影响。
此外，为了画图方便，我们经常使用右边所示的逻辑符号传统画法。
2. 4位同步二进制计数器74163
74163的逻辑符号与功能分别如图所示和如表所示。
乍一看，好像和刚刚介绍过的74161没什么区别。
他们确实非常相像，差别在于逻辑符号左边的第一个输入信号。也就是(CLR非的清零方式)。
异步清零端(CLR非)对应的内部标识符为5CT=0而不是CT=0。
根据之前的介绍，由于带数字5的是C5，其对应的输入引脚是时钟CLK，因此我们会想到74163的清零信号必然受到时钟CLK的影响。
从74163功能表的第一行我们可以发现，低电平有效的清零信号(CLR非)必须由时钟CLK的上升沿触发，才能起到清零左作用。因此我们把这种清零方式称为同步清零。
至此，我们可以说74163和74161的唯一差别在于清零方式。
74161采用异步清零，而74163采用同步清零，其它的工作过程是相同的。
在数字集成电路中，大部分的触发器、计数器和后面要学习的寄存器、移位寄存器大都采用异步清零的方式。
3. 十进制同步计数器74160
和前面学过的4位二进制计数器74161相比，74160工作模式是一样的。
异步清零
同步置数
保持
同步计数
唯一的差别是计数的状态转换图不同。
下图是74160的逻辑符号、简化符号和功能表。
输出端RCO对应的标识符为3CT=9，其中CT=9表示当计数器的状态Q3Q2Q1Q0=101，即十进制数9时，RCO将变成高电平1。
下面我们看到的是74160的状态转换图，由于下面的10个状态和8421BCD码是一一对应的，因此74160也被称为8421BCD码计数器。
2. 计数器的级联
2.1 异步级联
异步级联会导致工作频率的下降。
2.2 同步级联
下图接法被称作同步级联，因为两片74160的时钟输入端被连接到了一起，它们可以在统一的时钟脉冲下同步地工作。
同步级联利用ENT和ENP端来实现。
下图介绍工作原理。
计数器(1)的计数控制端ENT=1、ENP=1，因此计数器(1)工作在同步计数模式，也就是在时钟信号CLK作用下进行加法计数。
而计数器(2)的计数控制端ENT和ENP受控于计数器(1)的进位输出端RCO(1)，因此计数器(2)能否工作在计数模式，取决于RCO(1)的电平。当RCO(1)=1时，计数器(2)工作在同步计数模式，也就是在时钟信号CLK作用下进行加法计数；当RCO(1)=0时，计数器(2)工作在保持模式，即不管有无时钟脉冲，计数器(2)保持状态不变。
计数器配合BCD译码器可以通过数码管显示出计数状态。
由于同步级联计数器的性能优于异步级联，因此推荐使用同步级联的方法。
丢题目，
视频：MOOC-数字逻辑电路-第9单元 时序逻辑功能-同步集成电路计数器

同歩二进制加法计数器
3位同步二进制加法计数器如图所示。
3位同步二进制加法计数器
该计数器是一个3位同步二进制加法计数器，它由3个JK触发器和一个与门组成。与 异步计数器不同的是，它将计数脉冲同时送到每个触发器的CP端，计数脉冲到来时，各个触发器同时工作，这种形式的计数器成为同步计数器。
数字计数器
计数器的工作过程分为两步。
第一步：计数器复位清零。
在工作前应先对计数器进行复位清零。在复位控制端送一个负脉冲到各触发器Rd端， 触发器状态都变为“0"，即Q2Q1Q0=000 。
第二步：计数器开始计数。
当第1个时钟脉冲的下降沿到来时，3个触发器同时工作。在时钟脉冲下降沿到来时， 触发器F。的J=K=1 (J、K悬空为“1”)，触发器F0状态翻转，由“0”变为“1”；在时钟脉冲下降沿到来时，触发器F1的J=K=Q0=0 (注：在时钟脉冲下降沿刚到来时，触发器F0状态 还未变为“1”)，触发器F1状态保持不变，仍为“0”;在时钟脉冲下降沿到来时，触发器F2 的
J=K=Q0*Q1=0*0=0 (注：在时钟脉冲下降沿刚到来时，触发器F0、F1状态还未变化，均 为“0”)，触发器F2状态保持不变，仍为“0”。第1个时钟脉冲过后，计数器的Q2Q1Q=OO1.
数字芯片
同理，当第37个时钟脉冲下降沿到来时，计数器状态依次变为011、100, 101、110、 111;当再来一个时钟脉冲时，计数器状态又变为000。
从上面的分析可以看出，同步计数器的各个触发器在时钟脉冲的控制下同时工作，计数速度快。如果将图中的Q0 Q1改接到Q0非 Q1非上，就可以构成同步二进制减法计数器。

相关概念;

同步计数器和异步计数器的区别
区别：

1、同步计数器的外部时钟端都连在一起，而异步计数器没有。

2、同步计数器在外部信号到来时触发器同时翻转，而异步计数器的触发器为串行连接。工作频率较低

3、异步计数器输出状态的建立，要比CP慢一个传输时间，容易存在竞争冒险
异步计数器


同步计数器


同步二进制计数器——74LS161集成计数器
（1）各引脚功能符号的意义：


（2）74LS161功能表


D0~D3：并行数据预置输入端

Q0~Q3：数据输出端

ET、EP：计数控制端

CP：时钟脉冲输入端（↑）

C：进位端（进位输出高电平）

RD非：置数控制端（低电平有效）

LD非：异步清除控制端（低电平有效）
分析：

1、当RD非为0时，输出全0

2、当RD非为1，LD非为0时，输入和输出相同

3、RD非 =LD非=ET=EP=1时，为计数功能
74LS161电路测试


十进制计数器
同步十进制计数器——74LS192集成计数器
▲  逻辑符号

▲  74LS192功能表

各引脚功能符号的意义：
D0~D3：并行数据输入端      Q0~Q3：数据输出端

CU：加法计数脉冲输入端   CD：减法计数脉冲输入端

RD ：异步置 0 端（高电平有效）

LD非：置数控制端（低电平有效）
C非：加法计数时，进位输出端（低电平有效）

B非：减法计数时，借位输出端（低电平有效）
应用电路设计

▲  利用74LS192实现100进制计数器
将多个74LS192级联可以构成高位计数器。

例如：用两个74LS192可以组成100进制计数器。


应用电路设计


任意进制计数器的方法
通常有三种:

（1）直接选用已有的计数器。

例如，欲构成十进制计数器，可直接选用十进制异步计数器74LS192。

（2）用两个计数器串接

可以构成模为两者之积的计数器。例如，用模6和模10计数器串接起来，可以构成模60计数器。

（3）利用反馈法改变原有计数长度

这种方法是，当计数器计数到某一数值时，由电路产生的置位脉冲或复位脉冲，加到计数器预置数控制端或各个触发器清零端，使计数器恢复到起始状态，从而达到改变计数器模的目的。
74LS160 集成计数器(十进制同步计数器)
▲  逻辑符号

74LS160的功能表

D0~D3：并行数据输入端

Q0~Q3：数据输出端

EP、ET：计数控制端

C：进位输出端

CP：时钟输入端

RD非：异步清除输入端

LD：同步并行置入控制端
74LS160 反馈法构成6进制计数器进行举例
例1：反馈置0法


例2：直接清0法



当计数器计到6 时（状态6出现时间极短），Q2和Q1均为1，使      为0，计数器立即被强迫回到0状态，开始新的循环。
应用电路设计