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  • 一句话理解到底什么是电平触发器,脉冲触发器,同步触发器,边沿触发器
    千次阅读
    2020-04-18 16:57:25
    • 电平触发器:假设高电平有效,则是,在高电平时输入才对输出有控制作用;
    • 脉冲触发器:一般有两个触发器,一个时钟信号去控制这两个触发器。注意,在这里引进了主从触发器的概念。在一个周期时钟信号中,假设前半周期是高电平,后半周期是低电平。在高电平时主触发器的输入有效,来控制主触发器的输出,从触发器输入无效。低电平时,主触发器输入无效,从触发器输入有效,这时从触发器的输入是上半周期中主触发器的输出;
    • 同步触发器:多个触发器是否受一个时钟控制,又称为时钟控制的电平触发器;
    • 边沿触发器:时钟信号在上升沿或下降沿时,输入有效。
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  • 触发器缺点

    千次阅读 2017-07-05 20:31:41
    触发器主要是用来同步更新数据的,触发器是一种特殊的存储过程。 一般的存储过程是通过存储过程名直接调用,而触发器主要是  通过事件(增、删、改)进行触发而被执行的。其在表中数据发生变化时自动强制...

    触发器,主要是用来同步更新数据的,触发器是一种特殊的存储过程。

    一般的存储过程是通过存储过程名直接调用,而触发器主要是

      通过事件(增、删、改)进行触发而被执行的。其在表中数据发生变化时自动强制执行。

      常见的触发器有两种:after(for)、instead of,用于insert、update、delete事件。

      after(for)        表示执行代码后,执行触发器

      instead of        表示执行代码前,用已经写好的触发器代替你的操作

    触发器语法:

      create trigger 触发器的名字   on 操作表

      for|after         instead of

      update|insert|delete

      as

      SQL语句


    举个例子吧: 


    假设有两个表,tab_1 , tab_2 
    再假设两个表里都有“人员性别”这个字段 

    tab_1的数据例如: 张三```男```1978`````2002 
    tab_2的数据例如: 张三```男```销售科```科长 

    我要改tab_1中张三的性别为“女”的话,那么tab_2的性别也该改为“女”,对吧,总不能两张表的性别不同吧。 

    如果不用触发器的话,我们就要改完tab_1,再去改tab_2,使性别都变成女 

    于是这里可以用到触发器了: 

    原理是:当tab_1中某人的性别发生变更后, 数据库 自动将tab_2的性别进行同步修改 

    触发器也可以这样应用: 
    1、当删除tab_1中的某人信息时,触发器一并删除该人的tab_2中的数据 
    2、在tab_1中新插入一个人员时,触发器在tab_2中一并新增一条该人的数据 

    =================================================================================== 
    所以在你建立触发器时,就要指定该触发器的用途,是同步更新,还是删除、插入,由你指定。 

    基本的语法规则是: 
    create trigger 触发器名称(你自己命名的) on 表 for 用途(delete|update|insert) 
    as 
    delete|update|insert语句 
    ---------------------------------------------------------------------- 
    例如: 
    create trigger tri_A on tab_1 FOR DELETE 
    AS 
    delete tab_2 from deleted where tab_2.id = deleted.id; 

    意思是:在tab_1表上,建立触发器(tri_A),用于删除该表的数据时触发一个事务,什么事务呢?——删除tab_2中的该编号人员的记录。 

    FOR INSERT、FOR UPDATE分别是建立用于“插入记录”、“更新数据”的触发器,例子里的FOR DELETE是用于触发“删除记录”的。 

    这里还要看清楚,那个delete语句中的表,是from deleted哦,还有,where子句的tab_2.id = deleted.id,不是tab_2.id = tab_1.id哦,deleted.id是指你刚删除的那条记录的id(而update、insert,都用inserted.id) 
    =================================================================================== 

    好处:相对于外部程序、存储过程,触发器可以更快更高效的维护数据
    坏处:(我自己的经验)触发器要用的恰到好处,一个大型应用里,触发器越少越好,触发器会使编程时源码的结构被迫打乱,为将来的程序修改、源码阅读带来很大不便
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  • 进击的触发器

    2021-09-21 23:04:08
    基本RS触发器 RS触发器逻辑图 与非门构成的基本RS触发器特性表 R S 解释 0 0 0 0 保持 0 0 1 1 0 1 0 1 置1 0 1 1 1 1 0 0 0 ...

    基本RS触发器

    查看源图像
    RS触发器逻辑图
    与非门构成的基本RS触发器特性表
    RSQ^{n}Q^{n+1}解释
    0000保持
    0011
    0101置1
    0111
    1000置0
    1010
    110不允许约束
    111不允许

    逻辑表达式:Q=(S`*Q`)`   Q`=(R`*Q)'

    特征方程:\left\{\begin{matrix} Q^{^{n+1}}=S+\overline{R}Q^{n}\\ RS=0 \end{matrix}\right.(约束条件)

    主要优点:基本RS触发器结构简单具有置0、置1和保持功能,它是构成各种触发器的基础。

    主要缺点:RS触发器输出直接受输入信号控制,并且RS之间存在约束,其约束条件为RS=0,即不允许输入信号同时有效。

    同步触发器

    引入同步的两个原因:①增强电路的抗干扰能力;②协调数字系统中各部分工作,使触发器在同一时刻动作。

    通常把同步信号叫做时钟脉冲信号或选通脉冲信号,简称时钟,用CP(Clock Pulse)来表示。

    同步RS触发器

    同步rs触发器逻辑图 的图像结果
    同步RS触发器电路结构

     当CP=0时,G3、G4被封锁,无论SR输入什么,G3、G4都输出1,进入下一级RS触发器此时\overline{R}\overline{S}均为0,即处于保持状态

    当CP=1时,同步RS的逻辑表达式和特征方程和基本RS逻辑表达式一摸一样

    主要优点:电平选通控制,RS受CP同步电平控制,只有CP=1时RS才能进入,其抗干扰能力比基本RS触发器有所增强。

    主要缺点:在CP=1时,基本RS触发器的缺点仍然存在,当R=S=1时,CP从1变为0触发器会出现竞争现象,而竞争结果状态不确定。

    注:若CP=1时,RS分时撤销,则触发器状态由撤销后的信号决定,比如:R先撤销,那么此时的状态时R=0,S=1那么触发器则置1.

    同步D触发器

    同步D触发器电路结构

             将同步D触发器与同步RS触发器进行比较可以发现:只是在S端引出一个反相器把它加到R端,初次之外没有任何差别

    将S=D和R=\overline{D}带入同步RS触发器的特性方程可得同步D触发器的特性方程:Q^{n+1}=D

    可以发现加入反相器之后R和S就不可能同时出现都等于0或等于1的情况,因此同步D触发器只有两个状态:置0和置1。(CP=0时,左边两个与非门都输出1,其后的基本RS触发器处于保持状态)

    主要优点:CP=0时信号封锁,同步D触发器锁存住CP下降沿时刻的信息,CP=1时Q跟随D的变化。

    主要缺点,在电平有效期间,仍然存在输入直接控制输出的问题。

    主从触发器

    主从RS触发器

            为了消除同步触发器在CP有效期间,输入信号直接控制输出信号的缺点,在同步触发器的基础上设计出了主从结构触发器。主从触发器在CP有效期间是能变化一次。

    主从RS触发器电路结构图

             由图可知,主从RS触发器是由两级同步RS触发器构成,其中第二级时钟是由第一级的时钟加一个反相器得到。当CP=1时,主触发器打开,住RS直接控制主触发器的输出,但是由于从触发器的CP=0,从触发器呗封锁,接收不到信号,当CP=0时,主触发器的输出不再受RS控制,此时主触发器的输出由CP下降沿时刻RS的状态决定,即主触发器锁存住CP下降沿时刻RS的状态,此时从触发器打开,主触发器的输出直接控制从触发器的输出,由于主触发器被封锁住,此时相当于隔离了从触发器的输出和主触发器的输入,完美的解决了输入直接控制输出的问题。

            主从触发器是由两个同步RS触发器组成,因此其特性表、特性方程、状态图和同步RS触发器相同。

    主从触发器特性方程:\left\{\begin{matrix} Q^{n+1}=S+\overline{R}Q^n(CP\dagger )\\ RS=0 \end{matrix}\right.(约束条件)

    优点:主从触发器从根本上解决了输入信号直接控制的问题

    缺点:RS之间仍然存在约束

    主从JK触发器

    主从jk触发器电路结构图 的图像结果
    主从JK触发器电路结构图

     为了解决RS触发器输入存在约束的问题,在主从RS触发器的基础上加以改进,如上图所示。

            可以发现,与主从触发器比较,将主从RS触发器的Q和\overline{Q}反馈到主触发器G_{7}G_{8}门的输入端,并把S端改成J,把S端改成K(为了纪念Jack Kilby,德仪工程师,诺贝尔物理学奖获得者,发明第一块IC的人,同时还有Jack King的意思,触发器之王)也就是S=J\overline{Q},R=KQ,即构成了主从JK触发器。     

            主从触发器的R、SZ之间由约束,是因为在CP=1期间,若从R=S=1,同时变成R=0,S=0,或在R=S=1期间,CP由1变为0时,将使触发器的输出状态不确定,因此RS不能同时为高电平。若利用触发器的输出Q和\overline{Q}总是互补的特点将输出状态反馈到G_{7},G_8门的输入端,使CP=1时,G_7,G_8门输入不在出现全1,输出同时为0的状态,这样就避免出现输出状态不丁,J,K可以同时为1而不受约束。

    S=J\overline{Q},R=KQ代入Q^{n+1}=S+\overline{R}Q^n可得JK触发器的特性方程:Q^{n+1}=J\overline{Q^n}+\overline{K}Q^n

     JK触发器和之前主从RS触发器的区别是JK触发器可以让输入同时有效,且根据JK触发器的特性方程,当J和K同时为1时  Q^{n+1}=\overline{Q^n}即翻转。

    JK触发器主要的特点:

    ①J、K间无约束,CP下降沿状态更新;

    ②全能触发器,具有四种功能:保持、置0、置1、翻转;

    ③存在一次变化问题,要求在CP=1期间J、K保持不变; 

     一次翻转

    主从触JK触发器一次变化波形图

     如图所示,在t1时序Q^n=0,\overline{Q^n}=1,G7门被封锁,G8门打开,此时G7和G8门的输出为:\overline{KQ^n}=1 \\ \overline{J\overline{Q^n}}=\overline{J}

             以上分别是G7门的输出和G8门的输出,分析可知,G7门被封锁,K的变化将不再起作用,而J信号由0变1,G8门的输出从1变0,此时G`置1,此时若G7再变回0,G8输出1,主触发器处于保持状态,因此不会再翻转回来啦,本来应该置1的,但是由于G7被封锁了一直是1,G7变回0之后就回保持刚才的状态。

            如图t2时序,Q^n=1 \overline{Q^n}=0,G7门打开,G8门被封锁,此时G8门输出为1,G7输出为\overline{K},CP=1期间,当K从0变为1时,G7的输出从1变为0,Q`被置0,当G7变回0时,由于触发器的保持状态,Q`的输出状态将不变,本来应该保持 Q^n=1 \overline{Q^n}=0结果由于高电平的干扰,触发器被误操作置0,产生误翻转。

            通过以上的分析可知,产生误操作的原因是触发器再CP=1期间,主触发器从保持到置位再到保持,从而再返回保持的状态时保持不是触发器Q^n时的状态而是干扰时置位的状态。 

     边沿触发器

            主从JK触发器由于存在一次变化问题,要求在CP高电平期间,JK的状态应保持不变,否则可能引起误翻转,为了提高工作可靠性,提高抗干扰能力,产生了边沿触发器。

            边沿触发器是主从触发器改进的电路,它的特点时只在CP脉冲上升沿或下降沿的瞬间, 触发器的根据输入信号的状态翻转,而在CP=0或CP=1期间,输入信号的变化对触发器的状态均无影响。

            边沿触发器有上升沿和下降沿两种触发方式。利用时钟上升沿触发的叫正边沿触发器;利用时钟下降沿触发的叫负边沿触发器。

            目前已用于数字电路中的边沿触发器有利用传输时间延迟的边沿触发器,维持阻塞触发器。

    边沿D触发器

    主从结构边沿D触发器

    主从结构边沿D触发器电路结构图

     如图所示边沿D触发器时根据主从RS触发器改造而成,相比大家还记得主从RS触发器的主要特点,其优点是输入不在可以直接控制输出而是只在下降沿才会使触发器的状态发生变化,而缺点是存在RS=0的约束条件,而D触发器在解决基本RS触发器时采用的方法是在S端引出一条线接上反相器代替S,从而R和S不可能同时位0或1,从根本上解决了此问题。而边沿D触发器就是采用主从结构和D触发器结构的优点而集成的。它实际上就是只在下降沿改变触发器状态的D触发器。

    特性方程为:Q^{n+1}=D和D触发器一样,但是触发条件变为下降沿。

    TTL维持阻塞结构边沿D触发器

    继承边沿D触发器

    边沿JK触发器(边沿JK触发器与JK触发器的区别在于边沿JK触发器不存在一次变化问题)

    集成边沿JK触发器

    边沿JK触发器主要特点:

    ①CP边沿触发,在CP上升沿或在下降沿瞬间完成转台转换

    ②抗干扰能力极强,由于边沿触发器方式,只需保证在有效边沿到来前后一个极端的时间内信息不受任何干扰即可正常接受信息,因此工作速度很高。

    ③与RS触发其比较,都是两个驱动信号,但是边沿JK触发器不存在约束问题(输入也不可以直接控制输出,只在边沿触发)

    ④功能齐全,使用更加灵活。边沿JK触发器具备置0,置1,保持,翻转四个功能,对于触发器来讲,它是一个全功能型电路。 

    总结

            触发器的各种类型是从基本RS触发器中演变过来的,围绕着基本RS触发器的两个缺点展开:①输入直接控制输出造成工作不稳定;②RS=0的约束条件;③电路的同步性。其中同步触发器就是使用时钟CP和与非门在解决了问题③,在一定程度上提高的电路的抗干扰性,但是在CP=1时仍然存在问题①,在同步触发器的基础上将两个输入端通过反相器做简单的改造构成了同步D触发器,从而在根本上解决了问题②;主从触发器主要是解决电路抗干扰能力,首先介绍的是基本RS主从触发器,解决了问题①,它也是在时钟信号CP的作用下工作,所以在一定程度上它也属于同步触发器的范畴,基本RS主从触发其虽然解决了问题①但是仍然存在问题②(此时边沿D触发器呼之欲出)于是在基本RS触发器的基础上引入输出的反馈构成了主从JK触发器,它具有四种功能分别是:保持,置1,置0,翻转。它的功能似乎已经非常完备,但是它却存在一个致命缺点:一次翻转。最后的边沿触发器彻底解决了基本RS主从触发器的约束条件问题即边沿D触发器(但只具有置0和置1两个功能),边沿JK触发器则通过外围运算电路来解决了一次翻转问题,至此触发器的进化基本完善。最后还有一个T和T‘触发器,均是在D触发器的基础上进行简单的改造。由于现在大部分都是集成器件,这几种触发器其实又可以加上简单的外围电路进行相应的转化,从而得到自己想要的触发器类型。

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  • (32)VHDL实现同步复位D触发器 1.1 目录 1)目录 2)FPGA简介 3)VHDL简介 4)VHDL实现同步复位D触发器 ...FPGA(Field Programmable Gate Array...FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业

    (32)VHDL实现同步复位D触发器

    1.1 目录

    1)目录

    2)FPGA简介

    3)VHDL简介

    4)VHDL实现同步复位D触发器

    5)结语

    1.2 FPGA简介

    FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

    FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同,FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析,结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向,对我国科技水平的全面提高具有非常重要的推动作用。

    与传统模式的芯片设计进行对比,FPGA 芯片并非单纯局限于研究以及设计芯片,而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲,FPGA 本身构成 了半定制电路中的典型集成电路,其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上,关于FPGA芯片有必要全面着眼于综合性的芯片优化设计,通过改进当前的芯片设计来增设全新的芯片功能,据此实现了芯片整体构造的简化与性能提升。

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