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  • 四位循环移位寄存器代码!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
  • 循环移位寄存器的设计

    千次阅读 2020-12-10 00:06:31
    在Logisim中,构建由4个D触发器构成的4位循环右移移位寄存器,要求上升沿触发,具有异步复位功能以及并行数据同步加载功能。 相关知识 寄存器(Register)的功能是存储二进制代码,它是由具有存储功能的触发器组合...

    在Logisim中,构建由4个D触发器构成的4位循环右移移位寄存器,要求上升沿触发,具有异步复位功能以及并行数据同步加载功能。

    相关知识
    寄存器(Register)的功能是存储二进制代码,它是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码,故存放n位二进制代码的寄存器,需用n个触发器来构成。
    移位寄存器(Shift Register)的结构也比较简单,其中的数据可以在移位脉冲作用下依次逐位右移、左移或者循环移位。
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  • eda四位移位寄存器

    2010-05-28 14:57:31
    此设计方案是用CASE语句设计了并行输入输出的移位寄存器。利用进程的顺序语句构成了时序电路,同时又利用了信号的赋值的并行特性实现了移位。当CLK一个上升沿,而且MD=“101”时,加载带加载移位的数据;当MD=“001...
  • 画出用74ls194a组成16双向移位寄存器 从逻辑结构上看,移位寄存器有以下两个显著特征:(1)移位寄存器是由相同的寄存单元所组成。一般说来,寄存单元的个数就是移位寄存器的位数。为了完成不同的移位功能,每个寄存...
  • [EDA]8双向移位寄存器的设计

    千次阅读 2019-06-30 00:05:59
    设计一个8双向移位寄存器,实现并行输入数据、数据左移、右移、清空数据的功能。 设计要求 (1)可以并行置数(用4拨码开关置数两次得到8数据); (2)并行输出(8个led显示)功能; (3)具有双向移位输出...

    系统功能

    设计一个8位双向移位寄存器,实现并行输入数据、数据左移、右移、清空数据的功能。

    设计要求

    (1)可以并行置数(用4位拨码开关置数两次得到8位数据);
    (2)并行输出(8个led显示)功能;
    (3)具有双向移位输出能力(用按键选择功能);
    (4)具有异步清零信号;

    设计方案

    程序主要包括移位寄存器模块和按键去抖模块

    ① Key1 控制拨码输入:

    a) key_flag1, key_state1实现Key1去抖(if(key_flag1 && (!key_state1)));
    b) key_cnt [3:0]从0开始在每一次Key1 按下后加1,累积到3后再按下Key1, key_cnt 清零;
    c) en_num1为高4位输入使能信号,en_num2为低4位输入使能信号,en_num3为输入确认使能信号(都为高水平有效);
    d) key_cnt 的数值控制c)中3个使能信号的值;

    ② Key2 , Key3控制移位方向:

    a) 按键去抖同Key1 a);
    b) turn_left为左移使能信号,turn_right为右移使能信号(都为高水平有效);
    c) key_cnt 的数值控制c)中3个使能信号的值;

    ③ Clk 同步时钟信号,Reset异步清零:

    Verilog源代码

    //1、移位寄存器模块
    
     module shift_register(
    
    input  clk,
    input  rst_n,
    
    input sw1,
    input sw2,
    input sw3,
    input sw4,
    
    input key_in_num,	// 控制数字输入按键,按下第一次输入高4位,再按下一次输入低4位,然后再点两下确认输完数字
    input key_left,		// 控制左循环按键
    input key_right,	// 控制右循环按键
    
    output [7:0] led
    );
    
    wire  key_flag1,key_state1,
    		key_flag2,key_state2,
    		key_flag3,key_state3;
    
    key_filter key_filter0(
    .key_in		(key_in_num),
    .clk			(clk),
    .rst_n		(rst_n),
    .key_flag	(key_flag1),
    .key_state	(key_state1)
    );
    reg  en_num1;
    reg  en_num2;
    reg  en_num3;
    reg [2:0]key_cnt;
    
    // key1按下次数改变key_cnt值
    always @(posedge clk or negedge rst_n)
    begin
    	if(!rst_n)
    		key_cnt<=3'd0;
    	else if(key_flag1&&(!key_state1))
    		begin
    			if(key_cnt==3)
    				key_cnt<=3'b000;
    			else
    			key_cnt<=key_cnt+1'b1;
    			end
    	else
    	key_cnt<=key_cnt;
    	end
    
    
    // key_cnt值控制置数信号
    always @(posedge clk or negedge rst_n )
    begin 
    	if(!rst_n)
     begin
     en_num1<=1'b0;
     en_num2<=1'b0;
     en_num3<=1'b0;
     end
     else begin
    	case(key_cnt)
    	0:begin
    			en_num1<=1'b0;
    			en_num2<=1'b0;
    			en_num3<=1'b0;
    			end
     1:begin
    			en_num1<=1'b1;
    			en_num2<=1'b0;
    			en_num3<=1'b0;
    			end
     2:begin
    			en_num1<=1'b0;
    			en_num2<=1'b1;
    			en_num3<=1'b0;
    			end
     3:begin
    			en_num1<=1'b0;
    			en_num2<=1'b0;
    			en_num3<=1'b1;
    			end
    	default:begin
    			en_num1<=1'b0;
    			en_num2<=1'b0;
    			en_num3<=1'b0;
    			end
     endcase
     end
     end
    
    
    reg   turn_left;
    reg   turn_right;
     key_filter key_filter2(
    .key_in		(key_left),
    .clk			(clk),
    .rst_n		(rst_n),
    .key_flag	(key_flag2),
    .key_state	(key_state2)
    );
     key_filter key_filter3(
    .key_in		(key_right),
    .clk			(clk),
    .rst_n		(rst_n),
    .key_flag	(key_flag3),
    .key_state	(key_state3)
    );
    
    // key2, key3控制移位方向
    always @(posedge clk or negedge rst_n)
    begin
    	if(!rst_n)
    	begin
    	 turn_left<=1'b0;
    	 turn_right<=1'b0;
    	 end
    	else if(key_flag2&&(!key_state2))
    		begin
    	 turn_left<=1'b1;
    	 turn_right<=1'b0;
    		end
       else if(key_flag3&&(!key_state3))
    		begin
    	 turn_left<=1'b0;
    	 turn_right<=1'b1;
    		end
    	else
    	begin
    	 turn_left<=1'b0;
    	 turn_right<=1'b0;
    	 end
    	 end
    	 
    reg [7:0] t_data;
    reg  [7:0] r_data;
    
    always @(posedge clk or negedge rst_n)
    begin
    	if(!rst_n)
    		t_data<=8'd0;
    	else if(en_num1)
    		t_data[7:4]<={sw1,sw2,sw3,sw4};
    	else if(en_num2)
    	t_data[3:0]<={sw1,sw2,sw3,sw4};
    	else 
    		t_data<=t_data;
    	end
    	
    
    	// 移位
    	always @(posedge clk or negedge rst_n)
    begin
    		if(!rst_n)
    		r_data<=8'd0;
    		else if(en_num3)
    // en_num3==1确认输入 
    		r_data<=t_data;
    		else if(turn_left)
    		r_data<={r_data[6:0],r_data[7]};
    		else if(turn_right)
    		r_data<={r_data[0],r_data[7:1]};
    		else
    		r_data<=r_data;
    	end
    	
    	assign led=r_data;
    	endmodule
    
    //2、按键防抖模块
    
    module key_filter(
    key_in,
    clk,
    rst_n,
    key_flag,
    key_state
    
    
    );
    
    input key_in;
    input clk;
    input rst_n;
    
    output reg key_flag;
    output reg key_state;
    
    reg key_s0,key_s1,key_s2,key_s3;
    wire pose,nege;
    reg [3:0]state;
    reg en_cnt;
    reg [24:0]cnt;
    reg cnt_full;
    
    
    localparam 
    	IDLE=4'b0001,
    	FILTER=4'b0010,
    	DOWN=4'b0100,
    	FILTER0=4'b1000;
    	
    	always@(posedge clk or negedge rst_n)
    	begin
    		if (rst_n==0)
    			begin
    				key_s0<=1'b0;
    				key_s1<=1'b0;
    				end
    				else begin
    				key_s0<=key_in;
    				key_s1<=key_s0;
    				end
    				end
    				
    	always@(posedge clk or negedge rst_n)
    	begin
    		if (rst_n==0)
    			begin
    	key_s2<=1'b0;
    	key_s3<=1'b0;
    	end
    	else begin
    	key_s2<=key_s1;
    	key_s3<=key_s2;
    	end
    	end
    	assign pose=(!key_s3)& key_s2;
    	assign nege=key_s3&&(!key_s2);
    	
    	always@(posedge clk or negedge rst_n)
    	begin
    		if (rst_n==0)
    			cnt<=25'd0;
    			else if(en_cnt)
    			begin
    			if(cnt==999_999)
    			cnt<=25'd0;
    			else
    			cnt<=cnt+1'b1;
    			end
    			else
    			cnt<=25'd0;
    					end
    					
    		always@(posedge clk or negedge rst_n)
    	begin
    		if (rst_n==0)
    		cnt_full<=1'b0;
    		else if(cnt==999_999)
    		cnt_full<=1'b1;
    		else
    		cnt_full<=1'b0;
    		end
    	
    					
    	always@(posedge clk or negedge rst_n)
    	begin
    		if (rst_n==0)
    			begin
    			state<=IDLE;
    			en_cnt<=1'b0;
    		
    			key_flag<=1'b0;
    			key_state<=1'b1;
    			end
    			else begin
    			case(state)
    				IDLE:
    				begin
    				key_flag<=1'b0;
    					if(nege)
    					begin
    					en_cnt<=1'b1;
    					state<=FILTER;
    					end
    					else
    					state<=IDLE;
    					end
    			FILTER:
    				if(cnt_full)
    				begin
    				en_cnt<=1'b0;
    				key_flag<=1'b1;
    				key_state<=1'b0;
    				state<=DOWN;
    				end
    				else if(pose)
    				begin
    				state<=IDLE;
    				en_cnt<=1'b0;
    				end
    				else 
    				state<=FILTER;
    				
    			DOWN:
    			begin
    			key_flag<=1'b0;
    				if(pose)
    				begin
    					en_cnt<=1'b1;
    					state<=FILTER0;
    					end
    					else
    					state<=DOWN;
    					end
    				FILTER0:
    				if(cnt_full)
    				begin
    				en_cnt<=1'b0;
    				key_flag<=1'b1;
    				key_state<=1'b1;
    				state<=IDLE;
    				end
    				else if(nege)
    				begin
    				state<=DOWN;
    				en_cnt<=1'b0;
    				end
    				else
    				state<=FILTER0;
    				
    				default:begin
    				state<=IDLE;
    				en_cnt<=1'b0;
    				key_flag<=1'b0;
    				key_state<=1'b1;
    				end
    				
    				endcase
    				end
    			end
    				
    				endmodule
    
    //3、 testbench测试脚本(未加入防抖模块)
    
    `timescale 1 ps/ 1 ps
    module shift_8in_2direction_register_vlg_tst();
    // constants                                           
    // general purpose registers
    reg eachvec;
    // test vector input registers
    reg clk;
    reg en_num1;
    reg en_num2;
    reg en_num3;
    reg rst_n;
    reg sw1;
    reg sw2;
    reg sw3;
    reg sw4;
    reg turn_left;
    reg turn_right;
    // wires                                               
    wire [7:0]  led;
    
    // assign statements (if any)                          
    shift_8in_2direction_register i1 (
    // port map - connection between master ports and signals/registers   
    	.clk(clk),
    	.en_num1(en_num1),
    	.en_num2(en_num2),
    	.en_num3(en_num3),
    	.led(led),
    	.rst_n(rst_n),
    	.sw1(sw1),
    	.sw2(sw2),
    	.sw3(sw3),
    	.sw4(sw4),
    	.turn_left(turn_left),
    	.turn_right(turn_right)
    );
    
    initial clk=0;
    always #10 clk=~clk;
    
    initial 
    begin
        // 第一组测试数据 输入(0100_0000) 先左移5次 后右移5次 
        rst_n=0;
    
        sw1=0;
        sw2=0;
        sw3=0;
        sw4=0;
    
        en_num1=0;
        en_num2=0;
        en_num3=0;
        turn_left=0;
        turn_right=0;
        //
        #100;
        rst_n=1;
        // 为高四位赋(0100)
        #100;
        en_num1=1;
        sw1=0;
        sw2=1;
        sw3=0;
        sw4=0;
    
        #100;
        en_num1=0;
        // 为低四位赋(0000)
        #100;
        en_num2=1;
        sw1=0;
        sw2=0;
        sw3=0;
        sw4=0;
    
        #100;
        en_num2=0;
        // 确认输入
        #100;
        en_num3=1;
    
        #100;
        en_num3=0;
        // 左移
        #100;
        turn_left=1;
    
        #100;
        turn_left=0;
        // 右移
        #100;
        turn_right=1;
    
        #100;
        turn_right=0;
    
        // 开始测试第二组数据 类似上组 输入(0001_1110)
        #100;
        rst_n=0;
    
        #100;
        rst_n=1;
        
        #100;
        en_num1=1;
        sw1=0;
        sw2=0;
        sw3=0;
        sw4=1;
        #100;
        en_num1=0;
        #100;
        en_num2=1;
        sw1=1;
        sw2=1;
        sw3=1;
        sw4=0;
        #100;
        en_num2=0;
        #100;
        en_num3=1;
        #100;
        en_num3=0;
        #100;
        turn_left=1;
        #100;
        turn_left=0;
        #100;
        turn_right=1;
        #100;
        turn_right=0;
        #100;
    
        $stop;
    end
    endmodule
    

    仿真结果分析

    1. 初始化:
      rst_n=0; sw1=0; sw2=0; sw3=0; sw4=0;
      en_num1=0; en_num2=0; en_num3=0;
      turn_left=0; turn_right=0;
      在这里插入图片描述
    1. 测试数据:
      置rst_n=1,en_num1=1,为高位赋值(0100);
      置en_num1=0,en_num2=1,为低位赋值(0000);
      置en_num2=0,en_num3=1,确定赋值(0100_0000);
      在这里插入图片描述

    a) 置en_num3 = 0; turn_left = 1;数据进行五次左移:
    0100_0000 → 1000_0000 → 0000_0001 → 0000_0010 → 0000_0100 → 0000_1000
    在这里插入图片描述

    b) 置turn_left = 0; turn_right = 1;数据进行5次右移:
    0000_1000 → 0000_0100 → 0000_0010 → 0000_0001 → 1000_0000 → 0100_0000

    在这里插入图片描述

    1. 复位清零:
      置turn_right = 0; rst_n = 0,数据清零;
      0100_0000 → 0000_0000
      在这里插入图片描述

    约束与综合

    原理图在这里插入图片描述

    引脚配置图

    在这里插入图片描述

    系统硬件测试

    1. 安装usb-blaster驱动,配置引脚,将程序下载到开发板中;
    2. 按下reset键清空数据;
    3. 第一次按下key1拨动拨码开关置高4位为0110;
    4. 第二次按下key1拨动拨码开关置低4位为1010;
    5. 第三次按下key1,led灯从左至右显示0110_1010;
    6. 第四次按下key1,锁定输入(此时en_num1、en_num2、en_num3全为低电平);
    7. 三次按下key3,使数据左移三次;
    8. 按下reset键清空数据;
    9. 输入第二组数据,类似2~5置0001_0111;
    10. 三次按下key2,使数据右移三次;
    11. 整理设备
    展开全文
  • 2片74LS194接成8双向移位寄存器

    千次阅读 2019-12-10 19:43:09
    为了设计时的便利, 这里我改变了数据左移和右移的参考方向, 需... 要想设计出8双向移位寄存器, 就必须要明确74LS194的SR、SL引脚的功能: 当寄存器数据左移时, (系统CLK脉冲上升沿处)最右由SL的状态填充; 当寄存...

             为了设计时的便利, 这里我改变了数据左移和右移的参考方向, 需读者注意: 在博文"74LS194功能实验"中, 我以高->低作为参考方向, 而在本篇博文中, 我以低->高作为参考方向. 

            要想设计出8位双向移位寄存器, 就必须要明确74LS194的SR、SL引脚的功能: 当寄存器数据左移时, (系统CLK脉冲上升沿处)最右位由SL的状态填充; 当寄存器数据右移时, (系统CLK脉冲上升沿处)最左位由SR的状态填充. 从这里就能看出我改变数据移位参考方向的意义所在了(为了和芯片规定的移位方向保持一致). 说得更简洁一些, 现在我以QAQBQCQD排列方式为参考方向.

            在弄清SR、SL引脚的功能后, 我们来看一下该如何在2片74LS194间传递数据:

                    ①为了保持系统移位方向的一致性, 2片74LS194的S1、S0引脚分别对应相接. 

                    ②8位数据左移时, 由外部串行输入决定高位74LS194的最右位的状态: 高位74LS194的SL引脚接外部串行输入.

                    ③8位数据左移时, 高位74LS194最左位数据传到低位74LS194最右位: 高位74LS194的QA接低位74LS194的SL.

                    ④8位数据右移时, 由外部串行输入决定低位74LS194的最左位的状态: 低位74LS194的SR引脚接外部串行输入.

                    ⑤8位数据右移时, 低位74LS194最右位数据传到高位74LS194最左位: 低位74LS194的QD接高位74LS194的SR.

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  • 移位寄存器及其应用

    千次阅读 2020-12-02 23:20:45
    3、熟悉中规模4双向移位寄存器的逻辑功能。 二、 实验原理 ●具有寄存数据功能的逻辑电路称为寄存器。移位寄存器是指寄存器中所存的代码能够在移位脉 冲的作用下依次左移或右移。 ●根据存取信息的方式不同,移位...

    移位寄存器及其应用

    15号实验台

    一、实验目的

    1、进一步掌握时序逻辑电路的设计步骤和方法;
    2、熟悉和了解移位寄存器的工作原理功能及应用方法;
    3、熟悉中规模4位双向移位寄存器的逻辑功能。

    二、 实验原理

    ●具有寄存数据功能的逻辑电路称为寄存器。移位寄存器是指寄存器中所存的代码能够在移位脉 冲的作用下依次左移或右移。
    ●根据存取信息的方式不同,移位寄存器可分为:串入串出、串入并出、并入串出、并入并出四种形式。
    在这里插入图片描述
    在这里插入图片描述
    ●既能左移又能右移的移位寄存器称为双向移位寄存器,只需要改变左移、右移控制信号便可以实现双向移位。

    ●中规模双向移位寄存器74LS194
    在这里插入图片描述
    其中:
    在这里插入图片描述
    ●74LS194有5种不同操作模式:并行送数寄存、右移(方向由Q_A至Q_D),左移(方向由Q_D至Q_A),保持及清零。
    ●S_1、S_0和Rd端的控制作用如下表所示:
    在这里插入图片描述

    实验器件:

    双D触发器74LS74、四位双向移位寄存器74LS194、双输入与非门74LS00

    三、实验内容

    1、用四块D型触发器(两块74LS74)接成4位输出的移位寄存器。
    在这里插入图片描述
    1)从D_0端串行输入,寄存器的初态分别置成Q_3~Q_0:0001,0110,0101,0111,在每种初态下,把D_0接Q_3,记录在CP作用下LED的工作状态。

    根据74LS74芯片引脚图,如逻辑电路图连接好两块74LS74。使用信号发生器产生0.5H_Z的脉冲信号,并将每个Rd与Sd接上一个开关,每个输出Q接上一个LED,Q_3接到D_0上。将Rd、Sd开关全部打到1,打开实验箱电源和开关处的电源,使用开关打到0进行初态置数。如0001初态,把R_d3、R_d2、R_d1开关打到0,S_d0开关打到0,寄存器初态设置为0001。按下信号发生器的output键,CP端输入时钟信号,记录LED工作状态。
    在这里插入图片描述
    2)从D_0端串行输入,寄存器的初态分别设置成Q_3~Q_0:0000和0101,把D_0接Q_3,记录在CP作用下LED的工作状态。

    自启动:
    在这里插入图片描述
    D_0=[(Q_1·Q_2‘)’·Q_3]’,记录CP作用下LED工作状态(全状态转换图)。

    数字电子电路中的自启动是指状态机上电时,无论它处于什么初始状态,都会经过有限次跳变后,最终进入设定的状态中。具有这种功能的电路,就叫做自启动电路。所以上面的电路,无论初态是什么,在经历一段时间后,就在限定的循环中一直循环下去。实验现象为,刚上电时的LED表现不规律,一段时间后在表格记录的亮灭规律中循环变化。

    2、测试双向移位寄存器74LS194的逻辑功能
    清零端CR‘接“1”,D_0、D_1、D_2、D_3、S_1、S_0分别接6个逻辑开关,CP接1H_Z脉冲信号,Q_0~Q_3分别接4个LED。
    在这里插入图片描述
    1)、S_1 S_0=11,D_0 D_1 D_2 D_3分别接0110和1001,记录Q_0~Q_3的工作状态。
    2)、S_1 S_0=00,观察并记录Q_0~Q_3的工作状态。
    3)、S_1 S_0=01,取初态Q_0Q_3:1000,使D_SR与Q_3相连,记录Q_0Q_3的工作状态。
    4)、S_1 S_0=10,取初态Q_0Q_3:0001,使D_SL与Q_0相连,记录Q_0Q_3的工作状态。
    记录结果如下:

    3、用74LS194组成包含启动开关的3位串并转移电路。
    1)启动前,启动开关置0,194处于置数状态(S_1 S_0=11)
    2)启动开关置1,194进入右移状态(S_1 S_0=01),输出端Q_3依次输出S_2S_1 S_0 0
    3)标志位0到达输出端后,194再次进入置数状态(S_1 S_0=11)
    4)循环输出N_2 N_1 N_0 0N_2 N_1 N_0 0……

    选择74LS194的D_0为标志位,直接接地。Q_3接LED作为右移输出端。为使标志位0到达输出端后,194再次进入置数状态,将Q_0、Q_1、Q_2接到一个与非门上,与启动开关与非,再接入S_1,保持S_0为高电位。当Q_3为0时,其他三位为1,S_1 S_0=11,所以进入置数状态。因为只看Q_3的状态,很难辨别出每一个循环的开始或结束,所以S_1接一个LED用于标记每一个循环的开始或结束。
    在这里插入图片描述
    按上图搭建电路。画出逻辑图并记录状态转移图。
    在这里插入图片描述

    四、思考题

    1、在N位移位寄存器中,串行输入N位二进制数需要多少个CP?送数的次序应从高位至低位,还是低位至高位?
    将串行数据送至右移输入端,每一个CP上升沿,进行一次右移并送数。所以串行输入N位二进制数需要N个CP。送数的次序应为从高位至低位。

    2、设计一个按7-14-13-11-7循环计数的自启动四位环形计数器,画出逻辑图。
    因为有14,所以计划使用四块D触发器接成4位移位寄存器,研究每个状态:7(0111),14(1110),13(1101),11(1011),所以计数器的进位只要使用Q_3的非就行,因为每一个循环四状态,只有一个状态Q_3‘=1,当然使用其他三个输出作为进位同样可以。接下来需要完成自启动的问题,设计步骤如下:

    因为移位寄存器的特性,所以Q_1*=Q_0、Q_2*=Q_1、Q_3*=Q_2
    重点在于设计Q_0使得电路可以自启动,Q_0采取如下设计:

    电路图如下,并在Multisim中验证了自启动功能。
    在这里插入图片描述
    状态转移图:
    在这里插入图片描述

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