if语句

语法结构：

一：if(表达式)//表达式为真时执行语句

   语句;

二：if(表达式)

   语句1;

elseyi

   语句2;

//多分支    

三：if(表达式1)

   语句1;

else if(表达式2)

   语句2;

else

   语句3;

注意：C语言中不含有布尔类型，所以用非0表示真，0表示假

#define _CRT_SECURE_NO_WARNINGS 1
#include<stdio.h>

//判断结构，C语言中不含有布尔类型，所以用非0表示真，0表示假
int main(){
	int coding = 0;//coding变量初始化为0
	scanf("%d", &coding);//可以自定义输入变量
	if (coding == 20000)//判断是否为真，真的话执行括号里面的语句，假的话跳出
	{
		printf("%s\n", "走上人生巅峰\n");
	}
	else if (coding == 10)//判断是否为真，真的话执行括号里面的语句，假的话跳出
	{
		printf("%s\n", "回家卖红薯\n");
	}
	else//如果上述都有错误，执行此括号里面的语句
	{
		printf("%s\n", "没救了\n");
	}
	return 0;
}

 输出结果为：

下面来看两段代码，这两段代码的对比主要是为了凸显代码的风格以及{}的使用

#define _CRT_SECURE_NO_WARNINGS 1
#include<stdio.h>
//适当的使用{}可以使代码的逻辑更加清楚
//代码风格很重要
int main(){
	int a = 1;
	int b = 2;
	if (a == 1)
		if (b == 2)
			printf("hehe\n");
	else
		printf("haha\n");
	return 0;
}

#define _CRT_SECURE_NO_WARNINGS 1
#include<stdio.h>
//适当的使用{}可以使代码的逻辑更加清楚
//代码风格很重要
int main(){
	int a = 1;
	int b = 2;
	if (a == 1)
	{
		if (b == 2)
		{
			printf("hehe\n");
		}
	}
	else
	{
		printf("haha\n");
	}
	return 0;
}

对比上述的两段代码可以看出两者的代码风格完全不同，一个注重对于{}的使用，一个没有，显然下面的代码风格更让人赏心悦目，适当的使用{}可以让代码的逻辑更加清楚。

如果上述代码不去使用{}会发生什么呢？下面我们来看一段代码：并思考此段代码的输出结果是多少？

#define _CRT_SECURE_NO_WARNINGS 1
#include<stdio.h>

int main(){
	int a = 1;
	int b = 2;
	if (a==1)
	    if (b == 2)
		      printf("hehe\n");
	else
		      printf("haha\n");
	return 0;
}

分析：

假如此时a等于0，但是执行if(a==1)时会判断为假，那么就执行不到if(b==2)语句，也就不会再有输出语句，则会直接执行return 0语句，程序结束。

现在根据图中的代码，此时a=1,那么当执行到if(a==1)时，判断为真，则此时执行if(b==2),又因为此时b=2,if判断为真，则执行printf("hehe\n");输出hehe.

假如此时b不等于2，则此时会输出haha,原因是else会找最近的if语句进行匹配，也就是if(b==2)语句，此时if条件语句判断为假，则会调换到else语句进行输出。

 输出结果为：

下面来看最后一段代码：思考这段代码的输出结果：

#define _CRT_SECURE_NO_WARNINGS 1
#include<stdio.h>


int main(){
	int a = 10;
	if (5 < 10 < 30)//判断的顺序为首先5小于10，为真所以为1，下来1小于30，为真，所以此时执行printf("hello\n");
	{
		printf("hello\n");
	}
	else
	{
		printf("hello1\n");
	}
	return 0;
}

分析：在if判断条件中，判断的顺序为首先5小于10，为真所以为1，下来1小于30，为真，所以此时执行printf("hello\n");

输出结果为：

前言

Verilog中的if或者case语句十分简单，但确实十分重要，我们的逻辑设计可以说一定离不开它，我们时时刻刻使用它，我们使用它进行建模，通常对应的是多路选择器这样的硬件单元或者变种。

我们通常将if语句或者case语句与generate语句中的generate if与generate case语句相比较，因为都有if和case，实在太像了，但是它们之间其实有着本质的区别，本系列前面的generate有关的文章就讲到过，generate if的条件是常量，它综合出来的语句其实就是分支中的一条，满足if条件的那一条，而if语句综合出来的电路，则每个分支都包含在内，是一个选择的关系。

而且generate语句一般在always块外部，它用于判断哪个块有效，例如：

// Use a parameter to control our build

parameter debug_build = 0;

  
// Conditionally generate a counter

generate

  if (debug_build) begin

    // Code for the counter

    always @(posedge clock, posedge reset) begin

      if (reset) begin

        count <= 4'h0;

      end

      else begin

        count <= count + 1;

      end

    end

  end

  else begin

    initial begin

      count <= 4'h0;

    end

  end

endgenerate

可见，generate if之内包含的是always块或者initial块，也可以是某个module的例化。if语句则不行，它必须处于某个always块内。

当然，本文不是重点讨论这方面的，主要抛砖引玉，以供参考与思考。

下面讨论Verilog中两个最常用的构造-if语句和case语句。

case语句和if语句都是verilog中时序语句的示例。

下面们讨论如何在verilog中使用这两个语句。然后，我们考虑这两个构造的简短示例，以说明我们如何在实践中使用它们。

Verilog If语句

if语句是一个条件语句，它使用布尔条件来确定要执行哪些Verilog代码块。

每当条件评估为true时，就会执行与该条件关联的代码分支。

此语句类似于在其他编程语言（例如C）中使用的if语句。

下面的Verilog代码片段显示了if语句的基本语法。

if (<expression1>) begin

  // Code to execute

end

else if (<expression2>) begin

  // Code to execute

end

else begin

  // Code to execute
end  

如果不需要，我们可以从语句中排除else和else if分支。

实际上，我们已经在所有块中使用posege宏检测时钟信号的上升沿的文章中已经看到了这一点。

我们可以根据需要添加尽可能多的分支，以正确地对基础电路进行建模。

if语句使用布尔条件来确定要执行的代码行。

在上面的代码段中，这些表达式由和给出。

这些表达式将按顺序求值，并且如果表达式为true，则将执行与该表达式关联的代码。

if语句的仅一个分支将永远执行。通常，这是第一个计算结果为true的表达式。

当所有表达式都不为真时，唯一的例外情况发生。在这种情况下，else分支中的代码将执行。

当我们在if语句代码中省略else分支时，在这种情况下将不会执行任何分支。

与每个分支关联的代码可以包括任何有效的Verilog代码，包括更多的if语句。这种方法称为嵌套if语句。

在verilog中使用此类代码时，我们应注意限制嵌套语句的数量，因为它可能导致难以满足计时要求。

If语句示例

让我们考虑一个时钟多路复用器的示例。

在这种情况下，我们将使用一个可异步复位的D型触发器来寄存一个多路复用器的输出。

下面的电路图显示了我们将在本示例中使用的电路。

电路图显示了两个输入多路复用器和ad型触发器。 多路复用器的输出是触发器的输入。

下面的代码段显示了我们如何使用单个always块和if语句来实现这一点。

always @(posedge clock, posedge reset) begin

  if (reset) begin

    Q <= 1'b0;

  end

  else begin

    if (addr) begin

      Q <= b;

    end

    else begin

      Q <= a;

    end

  end

end

在此示例中，只要复位有效，我们将使用第一个if语句将触发器的输出设置为0b。

当复位未激活时，always块由时钟的上升沿触发。我们使用第一个if语句的else分支来捕获此条件。

我们使用第二条if语句对多路复用器电路的行为进行建模。这是Verilog中嵌套if语句的示例。

当addr信号为0b时，我们将触发器的输出分配给输入a。我们使用嵌套的if语句的第一个分支来捕获此条件。

然后，我们使用嵌套的if语句的else分支捕获addr信号为1b时的情况。

我们也可以在此处使用else-if类型语句，但是else语句更加简洁。两种情况下的行为都相同，因为在实际电路中信号只能为0b或1b。

Verilog case语句

我们使用verilog case语句根据设计中给定信号的值来选择要执行的代码块。

当我们在verilog中编写case语句时，我们指定了一个监视和评估输入信号。

然后将该信号的值与case语句的每个分支中指定的值进行比较。

找到输入信号值的匹配项后，将执行与该值关联的分支。

verilog case语句执行与C编程语言中的switch语句相同的功能。

下面的代码段显示了verilog中case语句的常规语法。

case (<variable>)

  <value1> : begin

    // This branch executes when <variable> = <value1>

  end

  <value2> : begin

    // This branch executes when <variable> = <value2>

  end

  default : begin

    // This branch executes in all other cases

  end

endcase

尽管不建议这样做，但可以排除该语句的默认分支。如果排除了默认分支，则的所有有效值都必须具有其自己的分支。

与if语句一样，与每个分支关联的代码可以包括任何有效的Verilog代码。

这包括其他顺序语句，例如if或case语句。同样，我们应该尝试限制嵌套语句的数量，因为它可以更轻松地满足我们的时序要求。

case语句示例

为了更好地说明我们在verilog中使用case语句的方式，让我们考虑一个基本示例。

在本例中，我们将看一个简单的四对一多路复用器电路。

我们经常使用case语句在verilog中对大型多路复用器建模，因为它比基于连续分配的实现产生的可读性更高。

下面的电路图显示了我们将在本示例中使用的电路。

下面的代码段显示了我们如何使用case语句实现此电路。

always @(*) begin

  case (addr)

    2'b00 : begin

      q = a;

    end

    2'b01 : begin

      q = b;

    end

    3'b10 : begin

      q = c;

    end

    default : begin

      q = d;

    end

  endcase

end

此示例说明了使用verilog中的case语句对多路复用器建模的简单性。实际上，case语句提供了在Verilog中建模多路复用器的最直观的方法。

尽管此示例非常简单，但仍有一些重要点需要我们更详细地考虑。

在此示例中要注意的第一件事是，我们使用阻塞赋值。这样做的原因是我们正在对组合逻辑进行建模，并且非阻塞分配通常会导致在设计中放置触发器。

这里要注意的另一件事是，我们可以从该示例中删除默认关键字。然后，我们将显式列出输出d所需的addr的值。

但是，我们在此示例中包括了default关键字，以演示应如何使用它。

1 判断语句

1.1 if判断语句

if语句是用来进行判断的，其使用格式如下：

案例:

运行结果:

案例:

运行结果:

1.1.1 总结

以上2个demo仅仅是age变量的值不一样，结果却不同；能够看得出if判断语句的作用：就是当满足一定条件时才会执行那块代码，否则就不执行那块代码

注意：

代码的缩进为一个tab键，或者4个空格

1.1.2 练一练

要求：从键盘获取自己的年龄，判断是否大于或者等于18岁，如果满足就输出“哥，已成年，网吧可以去了”

使用input从键盘中获取数据，并且存入到一个变量中

使用if语句，来判断age>=18是否成立

1.2  if-else语句

想一想：在使用if的时候，它只能做到满足条件时要做的事情。那万一需要在不满足条件的时候，做某些事，该怎么办呢？

答：else

1.2.1  if-else的使用格式

案例：

1.3 elif语句

想一想:

if能完成当xxx时做事情

if-else能完成当xxx时做事情1，否则做事情2

如果有这样一种情况：

当xxx1时做事情1，当xxx2时做事情2，当xxx3时做事情3，那该怎么实现呢？

答:   elif

1.3.1 elif的功能

elif的使用格式如下:

说明:

案例:

1.3.2 注意点

可以和else一起使用

说明:

1.4  if嵌套

通过学习if的基本用法，已经知道了

当需要满足条件去做事情的这种情况需要使用if

当满足条件时做事情A，不满足条件做事情B的这种情况使用if-else

1.4.1 if嵌套的格式

if 条件1:

       满足条件1 做的事情1

       满足条件1 做的事情2

       ...(省略)...

            if 条件2:

           满足条件2 做的事情1

           满足条件2 做的事情2

           ...(省略)...

说明

外层的if判断，也可以是if-else

内层的if判断，也可以是if-else

根据实际开发的情况，进行选择

1.4.2 if嵌套的应用

案例：