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  • Verilog HDL always语句

    千次阅读 2020-07-21 11:35:18
    如有侵权,请告之。 本篇里,我们讨论 Verilog 语言的综合问题,Verilog HDL (Hardware ... Verilog 语言中,always 块是一种常用的功能模块,也是结构最复杂的部分。笔者初学时经常为 always 语句的编写而苦恼.

    转载出处: https://www.cnblogs.com/SummerSunnyDay/p/11543929.html

    如有侵权,请告之。

    在本篇里,我们讨论 Verilog 语言的综合问题,Verilog HDL (Hardware Description Language) 中文名为硬件描述语言,而不是硬件设计语言。这个名称提醒我们是在描述硬件,即用代码画图。

    在 Verilog 语言中,always 块是一种常用的功能模块,也是结构最复杂的部分。笔者初学时经常为 always 语句的编写而苦恼,不知道使用哪种赋值语句,不了解两种赋值之间的区别。究其本质是对 always 语句的综合一知半解,常年使用软件思维编写代码所致。

    现在我总结出:always 块的综合可以分为至少三类电路,由于历史原因,三种电路均使用 always 关键字。

    此外 reg 关键字也存在一些迷惑性,综合器并不一定生成寄存器。
    reg 在 verilog 语法中的定义为变量,它有可能是寄存器,也有可能是连线

    第一类就是组合逻辑,如代码 1-1 和 代码 1-2

    // 1-1 组合逻辑 
    always @ (*)
    begin
        if(a>b)
            q = 1;
        else    
            q = 0;
    end

    代码 1-1 是展示了一个简单组合逻辑的 always 块,它应该被综合成一个一位的比较器。

    // 1-2 组合逻辑,缺少敏感信号
    always @ (a)
    begin
        if(a>b)
            q = 1;
        else    
            q = 0;
    end
    

    代码 1-2 也是一个组合逻辑,与 1-1 不同的是,敏感信号列表中没有 b。

    我们知道,在 Verilog 语法中, always 块的含义是一个重复执行的语句。

    那么 1-2 会综合成一个比较器:

    • 当 a 发生变化时,q 发生变化
    • 当 b 发生变化,由于 b 不再敏感信号列表中,所以 q 不变

    这是一个彻头彻尾的软件思维,世界上不存在这种电路,综合器多半会综合一个与代码 1-1 一样的电路,然后报一个警告。

    编写组合逻辑的 always 块,使用 * 代替敏感信号列表是一个简单方便而且不容易出错的好办法。

    第二类就是时序逻辑

    // 2-1 时序逻辑
    reg [1:0] q;
    always @ (posedge clk)
    begin
        q <= q + 1'b1;
    end
    

    注意:这里使用的是阻塞赋值,我们的 q 这个时候被综合成一个寄存器,而不是一个软件上的变量。

    代码 2-1 是一个时序逻辑单元,它应该被综合成一个计数器,每当时钟的上升沿,q 自增一。综合后的 部分 RTL 图如下:

    我们可以看到,q 通过了一个加法器,加法器是两位的。

    而关键的 always 块的综合结果如下图所示:

    我们可以看到,always 块综合了一个时钟上升沿触发的 D 触发器。每当时钟的上升沿,D 触发器就把输入 D 传递到另一侧 Q。

    综合器就这样完成了我们的设计意图:D 的左侧总是等于 Q+1,只有在 时钟的上升沿,才完成值的传递。完整的RTL 图如下:

    // 2-2 时序逻辑,带异步复位
    reg [1:0] q;
    always @ (posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            q <= 2'b00;
        else
            q <= q + 1'b1;
    end
    

    综合后的 RTL 图如下:

    代码2-2综合成一个带有清零端的 D 触发器,其余与 2-1 无异。

    // 2-3 时序逻辑,带同步置位
    reg [1:0] q;
    always @ (posedge clk or posedge set)
    begin
    	if(set)
    		q <= 2'b11;
    	else    
    		q <= q + 1'b1;
    end
    

    代码 2-3 综合成一个带有同步置位的 D 触发器,其余与 2-1 无异。

    // 2-4 时序逻辑,带同步置位和异步复位
    reg [1:0] q;
    always @ (posedge clk or posedge set or negedge rst_n)
    begin
    	if(!rst_n)
    		q <= 2'b00;
    	else if(set)
    		q <= 2'b11;
    	else    
    		q <= q + 1'b1;
    end
    

    RTL 图:

    可以看到多了个与门,代码 2-4 是代码 2-2 和 代码 2-3 的组合结果。

    当然咯,这里的综合是指的逻辑综合,而实际上的综合和具体实现与逻辑无关。比如在 FPGA 芯片使用的是查找表LUT,并没有独立的组合逻辑。而仿真器则使用编译方法,仿真器把 verilog 语言编译为 x86 汇编并直接在 CPU 上运行。

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  • 5.1.3 Net and Register一个reg变量只能一个always语句中赋值 。向量有效位顺序的定义一般是从大数到小数。尽管定义有效位的顺序很自由, 但如果采用毫无规则的定义势必会给作者和读代码的人带来困惑, 如Data[-4 ...

    。本次分享华为公司的《大规模逻辑设计指导书》中的内容。


    5.1.3 Net and Register

    • 一个reg变量只能在一个always语句中赋值  。
    • 向量有效位顺序的定义一般是从大数到小数。

    尽管定义有效位的顺序很自由, 但如果采用毫无规则的定义势必会给作者和读代码的人带来困惑, 如Data[-4 :0] ,则LSB[0][-1][-2][-3][-4]MSB ,或 Data[0 :4] ,则LSB[4][3][2][1][0]MSB, 这两种情况的定义都不太好 ,推荐 Data[4 :0] 这种格式的定义。

    • 对net和register类型的输出要做声明 (在PORT中)。如果一个信号名没做声明 Verilog将假定它为一位宽的wire变量。
    • 线网的多种类型 。寄存器的类型。

    5.1.4 Expressions

    • 用括号来表示执行的优先级。尽管操作符本身有优先顺序, 但用括号来表示优先级对读者更清晰, 更有意义。
     If ((alpha < beta) && (gamma >= delta)).... 比下面的表达更合意 。If (alpha = delta)...
    • 用一个函数(function)来代替表达式的多次重复
    如果代码中发现多次使用一个特殊的表达式 ,那么就用一个函数来代替。这样在以后的版本升级时更便利 ,这种概念在做行为级的代码设计时同样使用 ,经常使用的一组描述可以写到一个任务(task)中 。

    5.1.5 IF 语句

    • 向量比较时 比较的向量要相等。
    当比较向量时 ,verilog将对位数小的向量做 0 扩展以使它们的长度相匹配 ,它的自动扩展为隐式的。建议采用显示扩展 ,这个规律同样适用于向量同常量的比较。
     Reg Abc [7:0];
     Reg Bca [3:0];
     ......If (Abc = = {4’b0, Bca})begin
     .......If (Abc = = 8’b0) begin
    • 每一个If 都应有一个else 和它相对应。

    在做硬件设计时 ,常要求条件为真时执行一种动作而条件为假时执行另一动作,即使认为条件为假不可能发生。没有else可能会使综合出的逻辑和RTL级的逻辑不同。如果条件为假时不进行任何操作,则用一条空语句.
     always @(Cond)
     beginif (Cond)
     DataOut <= DataIn;
     End// Else 
    以上语句DataOut会综合成锁存器.
    • 应注意If ..else if ...else if ...else 的优先级
    • 如果变量在If-else 或case 语句中做非完全赋值, 则应给变量一个缺省值 ,即,
     V1 = 2’b00;
     V2 = 2’b00;
     V3 = 2’b00;If (a = = b) begin
     V1 = 2’b01; //V3 is not assigned
     V2 = 2’b10;
     EndElse if (a = = c) begin
     V2 = 2’b10; //V1 is not assigned
     V3 = 2’b11;
     EndElse ;;

    5.1.6 case 语句

    case语句通常综合成一级多路复用器 (图的右边部分), 而if-then-else则综合成优先编码的串接的多个多路复用器, 如图的左边部分。通常 ,使用case 语句要比if语句快 ,优先编码器的结构仅在信号的到达有先后时使用。条件赋值语句也能综合成多路复用器, 而case 语句仿真要比条件赋值语句快。

    451cfe94da4be4278839f849f8cbf23c.png

    所有的Case 应该有一个default case 允许空语句 Default : ;

    5.1.7 Writing functions

    在function的最后给function赋值.
     Function CompareVectors// (Vector1, Vector2, Length)
     Input [199:0] Vector1, Vector2;
     Input [31:0] Length;//local variables
     Integer i;
     Reg Equal;
     Begin
      i = 0;
      Equal = 1;While ((i   If (Vector 2[i] !== 1’bx) beginIf (Vector1[i] !== Vector2[i])
        Equal = 0;Else ;
      End
       i = i + 1;
      End
      CompareVectors = Equal;
    End
    Endfunction //compareVectors
    • 函数中避免使用全局变量 否则容易引起HDL行为级仿真和门级仿真的差异 如
    function ByteCompareinput [15:0] Vector1input [15:0] Vector2input [7:0] Lengthbeginif (ByteSel)
     // compare the upper byteelse
     // compare the lower byteendendfunction // ByteCompare
    中使用了全局变量ByteSel, 可能无意在别处修改了 ,导致错误结果。最好直接在端口加以定义 。注意 函数与任务的调用均为静态调用。

    5.1.8 Assignment

    • Verilog 支持两种赋值 :过程赋值(procedural) 和连续赋值(continuous)。过程赋值用于过程代码 initial,   always, task or function)中给reg 和 integer变量 time\realtimereal赋值,   而连续赋值一般给wire 变量赋值。
     Always @(敏感表 敏感表要完整 如果不完整 将会引起仿真和综合结果不一致
     always @(d or Clr)if (Clr)
       q = 1'b0;
     else if (e)
       q = d;
    以上语句在行为级仿真时e的变化将不会使仿真器进入该进程,导致仿真结果错误
    • Assign/deassign 仅用于仿真加速 仅对寄存器有用  。
    • Force/release 仅用于debug 对寄存器和线网均有用 。
    • 避免使用Disable。
    • 对任何reg赋值用非阻塞赋值代替阻塞赋值 reg 的非阻塞赋值要加单位延迟 ,但异步复位可加可不加 。
    =与 =的区别
     Always @(posedge Clk or negedge Rst_)
     BeginIf (!Rst_)  // prioritize the “if conditions” in if statement
       Begin
        Rega <= 0//non_blocking assignment
        Regb <= 0;
       EndElse if (Soft_rst_all) 
       Begin
        Rega <= #u_dly 0; //add unit delay
        Regb <= #u_dly 0;
       EndElse if (Load_init)
       Begin
        Rega <= #u_dly init_rega;
       Regb <= #u_dly init_regb;
       EndElse
       Begin
        Rega <= #u_dly Rega <
        Regb <= #u_dly St_1;
       End
    End // end Rega, Regb assignment.

    5.1.9 Combinatorial Vs Sequential Logic

    如果一个事件持续几个时钟周期 设计时就用时序逻辑代替组合逻辑 。如
    Wire Ct_24_e4; //it ccarries info. Last over several clock cycles
     Assign Ct_24_e4 = (count8bit[7:0] >= 8’h24) & (count8bit[7:0] <= 8’he4);
    那么这种设计将综合出两个8 比特的加法器 而且会产生毛刺 对于这样的电路 要采用时序设计 代码如下
     Reg Ct_24_e4;
     Always @(poseddge Clk or negedge Rst_)
     BeginIf (!Rst_)
       Ct_24_e4 <= 1’b0;Else if (count8bit[7:0] = = 8’he4)
       Ct_24_e4 <= #u_dly 1’b0;Else if (count8bit[7:0] = = 8’h23)
       Ct_24_e4 <= #u_dly 1’b1;
      Esle ; //内部总线不要悬空 在default状态 要把它上拉或下拉.
      Wire OE_default;
      Assign OE_default = !(oe1 | oe2 | oe3);
      Assign bus[31:0] =  oe1 ? Data1[31:0] :
           oe2 ? Data2[31:0] :
           oe3 ? Data3[31:0] :
           oe_default ? 32’h0000_0000 :32’hzzzz_zzzz;

    5.1.10Macros

    • 为了保持代码的可读性 常用  “ `define ”   做常数声明。
    • 把“define”放在一个独立的文件中 参数 parameter 必须在一个模块中定义 不要传替参数到模块 仿真测试向量例外 “define”可以在任何地方定义 要把所有的“define”定义在一个文件中 在编译原代码时首先要把这个文件读入 如果希望宏的作用域仅在一个模块中 就用参数来代替。

    5.1.11Comments

    • 对更新的内容更新要做注释。
    • 在语法块的结尾做标记
     //style 1If (~OE_ && (state != PENDING)) begin
     ....
     End // if enable = = ture and ready//style 2 --- identical lables on begin and endIf (~OE_ && (state != PENDING)) begin //drive data
     ....
     End //drive data// Comment end with the name of the Function Calcparity //DataParityErr
     ....Endfunction // Calcparity
    • 每一个模块都应在模块开始处做模块级的注释 参考前面标准模块头 。
    • 在模块端口列表中出现的端口信号 都应做简要的功能描述。

    5.1.12 FSM

    • VerilogHDL状态机的状态分配 VerilogHDL描述状态机时必须由parameter分配好状态,这与VHDL不同 VHDL状态机状态可以在综合时分配产生。

    • 组合逻辑和时序逻辑分开用不同的进程。组合逻辑包括状态译码和输出 时序逻辑则是状态寄存器的切换。
    • 必须包括对所有状态都处理 不能出现无法处理的状态 使状态机失控  。
    • Mealy机的状态和输入有关,而Moore机的状态转换和输入无关。
    Mealy 状态机的例子如下:
     ...
     reg CurrentState, NextState, Out1;
     Parameter S0=0,S1=1;
     always @(posedge Clk or negedge Rst_)// state vector flip-flops (sequential)if (!Reset)
      CurrentState = S0;else
      CurrentState <= #u_dly NextState;
     always @(In1 or In2 or CurrentState)// output and state vector decode (combinational)case (CurrentState)
      S0: begin
      NextState <= #u_dly S1;
      Out1 <= #u_dly 1'b0;
     end
      S1: if (In1) begin
      NextState <= #u_dly S0;
      Out1 <= #u_dly In2;
      endelse begin
      NextState <= #u_dly S1;
      Out1 <= #u_dly !In2;
      end
      endcase
     endmodule
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    未完待续!!欢迎关注,更精彩的内容等着你!91bc9402246802b0f1651c15f9ab72a3.png
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  • 本篇里,我们讨论 Verilog 语言的综合问题,Verilog HDL ... Verilog 语言中,always 块是一种常用的功能模块,也是结构最复杂的部分。笔者初学时经常为 always 语句的编写而苦恼,不知道使用哪种赋值语句,...

    在本篇里,我们讨论 Verilog 语言的综合问题,Verilog HDL (Hardware Description Language) 中文名为硬件描述语言,而不是硬件设计语言。这个名称提醒我们是在描述硬件,即用代码画图。

    在 Verilog 语言中,always 块是一种常用的功能模块,也是结构最复杂的部分。笔者初学时经常为 always 语句的编写而苦恼,不知道使用哪种赋值语句,不了解两种赋值之间的区别。究其本质是对 always 语句的综合一知半解,常年使用软件思维编写代码所致。

    现在我总结出:always 块的综合可以分为至少三类电路,由于历史原因,三种电路均使用 always 关键字。

    此外 reg 关键字也存在一些迷惑性,综合器并不一定生成寄存器。
    reg 在 verilog 语法中的定义为变量,它有可能是寄存器,也有可能是连线。

    第一类就是组合逻辑,如代码 1-1 和 代码 1-2

    // 1-1 组合逻辑 
    always @ (*)
    begin
        if(a>b)
            q = 1;
        else    
            q = 0;
    end

    代码 1-1 是展示了一个简单组合逻辑的 always 块,它应该被综合成一个一位的比较器。

    // 1-2 组合逻辑,缺少敏感信号
    always @ (a)
    begin
        if(a>b)
            q = 1;
        else    
            q = 0;
    end

    代码 1-2 也是一个组合逻辑,与 1-1 不同的是,敏感信号列表中没有 b。

    我们知道,在 Verilog 语法中, always 块的含义是一个重复执行的语句。

    那么 1-2 会综合成一个比较器:

    • 当 a 发生变化时,q 发生变化
    • 当 b 发生变化,由于 b 不再敏感信号列表中,所以 q 不变

    这是一个彻头彻尾的软件思维,世界上不存在这种电路,综合器多半会综合一个与代码 1-1 一样的电路,然后报一个警告。

    编写组合逻辑的 always 块,使用 * 代替敏感信号列表是一个简单方便而且不容易出错的好办法。

    第二类就是时序逻辑

    // 2-1 时序逻辑
    reg [1:0] q;
    always @ (posedge clk)
    begin
        q <= q + 1'b1;
    end

    注意:这里使用的是阻塞赋值,我们的 q 这个时候被综合成一个寄存器,而不是一个软件上的变量。

    代码 2-1 是一个时序逻辑单元,它应该被综合成一个计数器,每当时钟的上升沿,q 自增一。综合后的 部分 RTL 图如下:

    771733-20190918173105101-1534321542.png

    我们可以看到,q 通过了一个加法器,加法器是两位的。

    而关键的 always 块的综合结果如下图所示:

    771733-20190918173201823-1665876943.png

    我们可以看到,always 块综合了一个时钟上升沿触发的 D 触发器。每当时钟的上升沿,D 触发器就把输入 D 传递到另一侧 Q。

    综合器就这样完成了我们的设计意图:D 的左侧总是等于 Q+1,只有在 时钟的上升沿,才完成值的传递。完整的RTL 图如下:

    771733-20190918173218917-2104671409.png

    // 2-2 时序逻辑,带异步复位
    reg [1:0] q;
    always @ (posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            q <= 2'b00;
        else
            q <= q + 1'b1;
    end

    综合后的 RTL 图如下:

    771733-20190918173232229-1646443945.png

    代码2-2综合成一个带有清零端的 D 触发器,其余与 2-1 无异。

    // 2-3 时序逻辑,带同步置位
    reg [1:0] q;
    always @ (posedge clk or posedge set)
    begin
        if(set)
            q <= 2'b11;
        else    
            q <= q + 1'b1;
    end

    771733-20190918173241589-1653422829.png

    代码 2-3 综合成一个带有同步置位的 D 触发器,其余与 2-1 无异。

    // 2-4 时序逻辑,带同步置位和异步复位
    reg [1:0] q;
    always @ (posedge clk or posedge set or negedge rst_n)
    begin
        if(!rst_n)
            q <= 2'b00;
        else if(set)
            q <= 2'b11;
        else    
            q <= q + 1'b1;
    end

    RTL 图:

    771733-20190918173249935-1644055615.png

    可以看到多了个与门,代码 2-4 是代码 2-2 和 代码 2-3 的组合结果。

    当然咯,这里的综合是指的逻辑综合,而实际上的综合和具体实现与逻辑无关。比如在 FPGA 芯片使用的是查找表LUT,并没有独立的组合逻辑。而仿真器则使用编译方法,仿真器把 verilog 语言编译为 x86 汇编并直接在 CPU 上运行。

    好啦,本篇到这里就结束了,下一篇会深入讨论综合工具的一些其他细节。?

    转载于:https://www.cnblogs.com/SummerSunnyDay/p/11543929.html

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  • verilog语言中的@什么意思 verilog语言中的@什么意思 2012-05-27 22:47 英语中@ 读at,也就是……的时候,这个小学应该学过,对吧。verilog中@ 的含义就是触发条件的意思,举个例子,always...

    verilog语言中的@什么意思 verilog语言中的@什么意思

    2012-05-27 22:47

    在英语中@ 读at,也就是在……的时候,这个小学应该学过,对吧。verilog中@ 的含义就是触发条件的意思,举个例子,always 语言加入不加@ 的话,就是一个一直执行的语句常用的是
    always #10 clk=~clk;这是测试文件中常用的语句,这个语句会一直执行,不会停止。如果加了@ 那就是可综合的子集,常用的是always @ (posedge clk)就是clk上升沿时触发语句,也就是只有条件满足时才执行。以上有什么问题可以继续追问
    @英文为 AT,   就是表示条件,即当( posedge clock )时候
    
    @一直翻译为AT的,其实和邮箱地址中的@一样,不过就是邮箱中的@表示位置而已
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  • verilog语言PDF教程

    热门讨论 2010-05-28 21:35:41
    第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include ...
  • 在Verilog语言中经常用到有限状态机,处理相对复杂的逻辑,设定好不同的状态,根据触发条件跳转到对应的状态,在不同的状态下进行相应的处理。在程序中设计8位寄存器,① Idle状态下,判断shift_start是否为高,若高...
  • Verilog 语言中,可综合的语句(可以被综合成电路)并不多,本篇中着重介绍可综合语句,不可综合语句后续再来介绍。模块(module)是 verilog HDL 设计当中的基本组成单元,每个设计都是由一个或者多个模块构成,为了...
  • 对于Verilog语言的一些总结

    万次阅读 多人点赞 2017-09-08 17:07:22
    6、always过程块描述组合逻辑,应敏感信号表中列出所有的输入信号; 7、所有的内部寄存器都应该可以被复位; 8、用户自定义原件(UDP元件)是不能被综合的。 一:基本 Verilog中的变量有线网类
  • 任务和函数有助于简化程序,有点类似与Fortran语言的subroutine和function。 任务和函数的共同点: 1.任务和函数必须模块...3.任务和函数中只能使用行为级语句,但是不能包含always和initial块,设计者可以alwa...
  • always(@posedge clk) begin if(a==1'b1 && cnt) cnt; else if(a==1'b1 && cnt==5'd18) b; else if(a==1'b0 && cnt>5'd0) cnt; else if(a==1'b0 && cnt==5'd0) b; else begin cnt; b; end end ...
  • 3、过程赋值的形式是<寄存器变量= A <表达式= 其中<寄存器变量=必须是寄存器型或存储器型变量过程赋值只允许出现initial和always结构块中; 4、initial和always结构多用于描述时序逻辑(有限状态自动控制); 5...
  • verilog是一门硬件描述语言,请把它和软件编程语言区分开; 写的代码不是逻辑,是电路。 遇到问题时,请从电路角度开始思考~ always 语块是并行执行。简单想想: 它们Always哥几个一起同时去喂同一个女神...
  • 熟悉Verilog语言的同学都知道一个规范:在always块中描述组合逻辑电路时使用阻塞(=)赋值的方式,在always块中描述时序逻辑电路时使用非阻塞(<=)赋值的方式。但是出题人往往喜欢考不按照这个规范写出的代码会出现...
  • 1、wire和reg区别,输入输出是wire型,表示硬件线的连接,要在always模块里被赋值需要中间reg型变量,两者通过: assign 输入/输出=reg型中间变量 2、case的default后可以用空语句,default: ; 3、组合逻辑用阻塞...
  • 如果一个大模块中同时实现四分频、八分频,书写形式有两种: //第一种四分频、八分频写法 reg [1:0] div_cnt1; always@(posedge clk_i or negedge rst_n_i) begin if(!rst_n_i) div_cnt1<=2'b00; else ...
  • 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include ...
  • VerilogHDL硬件描述语言

    2010-04-14 19:03:52
    第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include ...
  • 分别采用结构描述和行为描述方式设计一个基本的D触发器,此基础上,采用结构描述的方式,用8个D触发器构成一个8位移位寄存器。进行功能仿真,查看结果,把上述内容整理到实验报告。...always @(posedge clk) %时...
  • 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include ...
  • 一个模块内部可以有任意多个initial语句和always语句,两者都是从仿真的起始时 刻开始执行的, 但是initial语句后面的块语句只执行一次,而always语句则循环地重复执 行后面的块语句,直到仿真结束。 initial ...
  • 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include ...

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