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  • Verilog语言中的两种过程:always过程和initial过程。 过程可以是包含时序的过程描述,而不包含时序的过程还可以表达组合逻辑。always过程从关键字always开始,可以连续多次运行,当过程的最后一行代码执行完成后,...

    Verilog语言中的两种过程:always过程和initial过程。

    过程可以是包含时序的过程描述,而不包含时序的过程还可以表达组合逻辑。always过程从关键字always开始,可以连续多次运行,当过程的最后一行代码执行完成后,再次从第一行代码开始执行。如果没有使用系统任务$finish,always过程将不断循环执行。initial过程从关键字initial开始,它只能执行一次。

    一个模块中可以包含多个过程,各个过程相互之间是并发执行的。不过,过程不能够嵌套使用。如果过程中有多个语句,则需要使用关键字begin、end或fork、join将它们组成一个代码块。这两种关键字组合代表着顺序代码块和并行代码块,后面的部分会讲述这两种结构。

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  • Verilog】一、Verilogalways使用

    千次阅读 多人点赞 2019-10-09 20:29:20
    Verilog】一、always使用 有不足请各位观众老爷批评指正~ 一、Verilog HDL 模块的模板(仅考虑用于逻辑综合的程序) module<顶层模块名>(<输入输出端口列表>); output 输出端口列表; input 输入...

    【Verilog】一、always使用

    有不足请各位观众老爷批评指正~

    零、背景知识
    组合逻辑:输出仅与当前输入有关(没有记忆)
    时序逻辑:输出与当前输入、之前输入有关(有记忆)

    一、Verilog HDL 模块的模板(仅考虑用于逻辑综合的程序)

    module<顶层模块名><输入输出端口列表>;
    	output 输出端口列表;
    	input 输入端口列表;
    	//(1)使用assign语句定义逻辑功能
    		wire<结果信号名>;
    		assign<结果信号名>=表达式;
    //(2)使用always块定义逻辑功能
    	always@(<敏感信号表达式>)
    		begin
    			//过程赋值语句
    			//if语句
    			//case语句
    			//while,repeat,for循环语句
    			//task,function调用
    		end
    endmodule
    //(3)元件例化
    

    二、always使用
    always时间控制:沿触发或电平触发
    单个信号或多个信号(中间用关键词or连接)
    1、沿触发
    功能:常用于描述时序行为。e.g.有限状态机

    always @(posedge a, negedge b)/*posedge:上升沿;negedge:下降沿。
    Verilog1364-2001版本,关键词or可用,代替	*/
    begin
    		……
    end
    

    说明:两个沿触发的always块只要其中一个沿出现,就立即执行一次过程块
    2、电平触发
    功能:常用于描述组合逻辑行为
    (1)

    always @( a or b or c)
    		begin
    			……
    		end
    

    说明:多电平触发时,只要a、b、c中任何一个出现从高到低或从低到高的变化,就执行一次过程块

    (2)

    always @*//或写成always @(*)
    		begin
    			……
    		end
    

    说明:对其后面的语句块内所有输入变量都敏感,任何输入变量的变化都会触发条件

    】来个练习
    在这里插入图片描述
    当clk和reset信号都处于下降沿时,mem会被清0吗?
    答案是不会
    “always@()表示对其后面的语句块中出现的所有输入变量的变化是敏感的。”也就是对语句块中赋值符号右边的变量值的变化敏感,此题中always@()语句块中右值并不是变量,也就不会发生变化。

    3、

    always #5 b = ~b;//每隔5个单位时间触发一次条件
    

    产生周期为10的无限延续的信号波形
    功能:描述时钟信号,并作为激励信号来测试所设计的电路
    注:always period = ~period;此时无时序控制,会使仿真器产生死锁

    三、关于always的一些说明
    1、一个模块中可有多个always块,并行运作
    2、若always块可综合,则表示的是某种结构;若always块不可综合,则表示的电路结构的行为

    四、需要注意的地方
    1、assign不能再always中使用
    2、assign和实例应用可独立于过程块存在

    //部分资料来自网络(CSDN的一篇文章,找到了会补上~)、《verilog数字系统设计教程》夏宇闻

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  • Verilog HDL always语句

    千次阅读 2020-07-21 11:35:18
    如有侵权,请告之。 本篇里,我们讨论 Verilog 语言的综合问题,Verilog HDL (Hardware ... Verilog 语言中,always 块是一种常用的功能模块,也是结构最复杂的部分。笔者初学时经常为 always 语句的编写而苦恼.

    转载出处: https://www.cnblogs.com/SummerSunnyDay/p/11543929.html

    如有侵权,请告之。

    在本篇里,我们讨论 Verilog 语言的综合问题,Verilog HDL (Hardware Description Language) 中文名为硬件描述语言,而不是硬件设计语言。这个名称提醒我们是在描述硬件,即用代码画图。

    在 Verilog 语言中,always 块是一种常用的功能模块,也是结构最复杂的部分。笔者初学时经常为 always 语句的编写而苦恼,不知道使用哪种赋值语句,不了解两种赋值之间的区别。究其本质是对 always 语句的综合一知半解,常年使用软件思维编写代码所致。

    现在我总结出:always 块的综合可以分为至少三类电路,由于历史原因,三种电路均使用 always 关键字。

    此外 reg 关键字也存在一些迷惑性,综合器并不一定生成寄存器。
    reg 在 verilog 语法中的定义为变量,它有可能是寄存器,也有可能是连线

    第一类就是组合逻辑,如代码 1-1 和 代码 1-2

    // 1-1 组合逻辑 
    always @ (*)
    begin
        if(a>b)
            q = 1;
        else    
            q = 0;
    end

    代码 1-1 是展示了一个简单组合逻辑的 always 块,它应该被综合成一个一位的比较器。

    // 1-2 组合逻辑,缺少敏感信号
    always @ (a)
    begin
        if(a>b)
            q = 1;
        else    
            q = 0;
    end
    

    代码 1-2 也是一个组合逻辑,与 1-1 不同的是,敏感信号列表中没有 b。

    我们知道,在 Verilog 语法中, always 块的含义是一个重复执行的语句。

    那么 1-2 会综合成一个比较器:

    • 当 a 发生变化时,q 发生变化
    • 当 b 发生变化,由于 b 不再敏感信号列表中,所以 q 不变

    这是一个彻头彻尾的软件思维,世界上不存在这种电路,综合器多半会综合一个与代码 1-1 一样的电路,然后报一个警告。

    编写组合逻辑的 always 块,使用 * 代替敏感信号列表是一个简单方便而且不容易出错的好办法。

    第二类就是时序逻辑

    // 2-1 时序逻辑
    reg [1:0] q;
    always @ (posedge clk)
    begin
        q <= q + 1'b1;
    end
    

    注意:这里使用的是阻塞赋值,我们的 q 这个时候被综合成一个寄存器,而不是一个软件上的变量。

    代码 2-1 是一个时序逻辑单元,它应该被综合成一个计数器,每当时钟的上升沿,q 自增一。综合后的 部分 RTL 图如下:

    我们可以看到,q 通过了一个加法器,加法器是两位的。

    而关键的 always 块的综合结果如下图所示:

    我们可以看到,always 块综合了一个时钟上升沿触发的 D 触发器。每当时钟的上升沿,D 触发器就把输入 D 传递到另一侧 Q。

    综合器就这样完成了我们的设计意图:D 的左侧总是等于 Q+1,只有在 时钟的上升沿,才完成值的传递。完整的RTL 图如下:

    // 2-2 时序逻辑,带异步复位
    reg [1:0] q;
    always @ (posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            q <= 2'b00;
        else
            q <= q + 1'b1;
    end
    

    综合后的 RTL 图如下:

    代码2-2综合成一个带有清零端的 D 触发器,其余与 2-1 无异。

    // 2-3 时序逻辑,带同步置位
    reg [1:0] q;
    always @ (posedge clk or posedge set)
    begin
    	if(set)
    		q <= 2'b11;
    	else    
    		q <= q + 1'b1;
    end
    

    代码 2-3 综合成一个带有同步置位的 D 触发器,其余与 2-1 无异。

    // 2-4 时序逻辑,带同步置位和异步复位
    reg [1:0] q;
    always @ (posedge clk or posedge set or negedge rst_n)
    begin
    	if(!rst_n)
    		q <= 2'b00;
    	else if(set)
    		q <= 2'b11;
    	else    
    		q <= q + 1'b1;
    end
    

    RTL 图:

    可以看到多了个与门,代码 2-4 是代码 2-2 和 代码 2-3 的组合结果。

    当然咯,这里的综合是指的逻辑综合,而实际上的综合和具体实现与逻辑无关。比如在 FPGA 芯片使用的是查找表LUT,并没有独立的组合逻辑。而仿真器则使用编译方法,仿真器把 verilog 语言编译为 x86 汇编并直接在 CPU 上运行。

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  • Verilog-always语句

    万次阅读 2018-08-01 15:33:48
    always语句总是循环执行,或者说此语句...所有的初始化语句和always语句0时刻并发执行。    下例为always语句对1位全加器电路建模的示例,如图2-4。   module FA_Seq(A,B,Cin,Sum,Cout);   input A,B,Cin...

    always语句总是循环执行,或者说此语句重复执行。
          只有寄存器类型数据能够在这种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的初始化语句和always语句在0时刻并发执行。
          

          下例为always语句对1位全加器电路建模的示例,如图2-4。
     

    1. module FA_Seq(A,B,Cin,Sum,Cout);
    2.  
    3. input A,B,Cin;
    4. output Sum,Cout;
    5. reg Sum,Cout;
    6. reg T1,T2,T3;
    7.  
    8. always @(A or B or Cin) begin
    9.     Sum = (A^B)^Cin;
    10.     T1 = A & Cin;
    11.     T2 = B & Cin;
    12.     T3 = A & B;
    13.     Cout=(T1 | T2) | T3;
    14. end
    15.  
    16. endmodule

          模块FA_Seq有三个输入和两个输出。由于Sum、Cout、T1、T2和T3在always语句中被赋值,它们被说明为reg类型(reg是寄存器数据类型的一种)。
          always语句中有一个与事件控制(紧跟在字符@后面的表达式)。相关联的顺序过程(begin-end对)。这意味着只要A、B或Cin上发生事件,即A、B或Cin之一的值发生变化,顺序过程就执行。在顺序过程中的语句顺序执行,并且在顺序过程执行结束后被挂起。顺序过程执行完成后,always语句再次等待A、B或Cin上发生的事件。
          在顺序过程中出现的语句是过程赋值模块化的实例。模块化过程赋值在下一条语句执行前完成执行。过程赋值可以有一个可选的时延。

          时延可以细分为两种类型:
          1)语句间时延:这是时延语句执行的时延。
        2)语句内时延:这是右边表达式数值计算与左边表达式赋值间的时延。
          下面是语句间时延的示例:

    1. Sum=(A^B)^Cin;  
    2. #4T1=A&Cin; 

          在第二条语句中的时延规定赋值延迟4个时间单位执行。就是说,在第一条语句执行后等待4个时间单位,然后执行第二条语句。下面是语句内时延的示例。

    1. Sum=#3(A^B)^Cin; 

          这个赋值中的时延意味着首先计算右边表达式的值,等待3个时间单位,然后赋值给Sum。

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