相信很多和我一样刚开始接触verilog语言的小白都会有这样的困惑，wire型变量和reg型变量到底有什么区别？什么情况下使用wire定义变量、什么情况下使用reg定义变量？下面就详细分析两者在使用中的区别。
 
1.wire和reg的本质是什么
 
wire的本质是一条没有逻辑的连线，也就是说输入时什么输出也就是什么。wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，wire相当于物理连线，默认初始值是z（高组态）。
 如果你把wire定义的变量用在有逻辑性的语句中就会出现综合错误：
 例如：
 在always语句中使用wire型定义的变量赋值，综合器就会报错。
 
reg型表示的寄存器类型，用于always模块内被赋值的信号，必须定义为reg型，代表触发器，常用于时序逻辑电路，reg相当于存储单元，默认初始值是x（未知状态）。reg型相对复杂些，其综合后的输出主要还看具体使用的场景：当在组合电路中使用reg，合成后的仍然是net网络；当在时序电路中使用reg合成后的才是register。
 
2.wire和reg在硬件描述语言中的释义
 
关于wire和reg在硬件描述语言中的释义一般需要分为以下两个部分来分析：
 从电路综合角度来说
 （1）wire型变量综合出来是一根导线
 （2）reg型在always语句模块中又分为两种情况
 (a) always后的敏感表中是（a or b or c）形式的，也就是不带时钟边沿的，综合出来还是组合逻辑
 (b) always后的敏感表中是（posedge clk）形式的，也就是带边沿的，综合出来一般是时序逻辑，会包含触发器（Flip－Flop）
 
在设计中，输入信号一般来说你是不知道上一级是寄存器输出还是组合逻辑输出，那么对于本级来说就是一根导线，也就是wire型。而输出信号则由你自己来决定是组合逻辑输出还是寄存器输出，wire型、reg型都可以。但一般的，整个设计的外部输出（即最顶层模块的输出），要求是寄存器输出，较稳定、扇出能力也较好。
 
从仿真分析角度来说
 wire对应于连续赋值，如assign
 reg对应于过程赋值，如always，initial
 
3.什么情况下使用wire型变量
 
（1）assign 语句中变量需要定义成wire型，使用wire必须搭配assign
 例如：
 reg a,b;
 wire result;
 …
 assign result =a&&b;
 你可以试试把wire定义成reg，综合器会报错。
 
（2）元件例化时候的输出必须用wire
 例如：
 wire dout;
 
ram u_ram
 (
 …
 .out(dout)
 …
 );
 
（3）input、output和inout的预设值都是wire
 
4.什么情况下使用reg型变量
 
（1）变量放在begin……end之内必须使用reg变量
 （2）在initial语句中使用

 
 
在设计中，输入信号一般来说你是不知道上一级是寄存器输出还是组合逻辑输出，那么对于本级来说就是一根导线，也就是wire型。而输出信号则由你自己来决定是寄存器输出还是组合逻辑输出，wire型、reg型都可以。但一般的，整个设计的外部输出（即最顶层模块的输出），要求是寄存器输出，较稳定、扇出能力也较好。
 
 

为什么在verilog中要定义wire?
 
 
有几种情况变量需要定义成wire。
第一。assign 语句
例如：
reg a,b;
wire and_result;
...
assign and_result =a&&b;
你可以试试把wire定义成reg。综合器会报错。
 
 
第二。元件例化时候的输出必须用wire（文昊注：例化时输入用reg  例化模块的时候，模块的输入端和输出端是不是只能接wire型的变量？
 
 
教父 (2014-5-26 12:10:34)
这个看你的代码是怎么设计的了， 输出定义为wire, 输入信号如果只是模块之间的连线那就定义成wire， 如果中间你用时钟信号采样的话， 那就定义成reg。
wgej1987 (2014-5-26 15:48:38)
不懂你的意思，输入是什么你又不知道，模块输出一般都是reg输出，这样做容易分析timing吧。sv不是都用logic了吗
zhuyuefeng2009 (2014-5-26 16:02:27)
回复 3# wgej1987 我的意思是在例化的时候语法上的限制条件。比如有一个模块 A(input a,output b) 例化的时候 A fdff(.a(XXXX),.b(VVVV))XXXX和VVVV的类型有没有限制
lddyx123 (2014-5-26 16:25:31)
没有限制，寄存器类型也没问题。
 
 
）
例如：
wire dout;
 
 
ram u_ram
(
...
.out(dout)
...
);
wire按照国外的教材上面的定义：
wire为无逻辑连线。只做连线，wire本身是不带逻辑性的，所以输入什么输出就是什么。所以你尝试着用always语句对wire变量赋值。综合器就会报错。
那么你可能会问。assign c =a&&b不是就是对wire的赋值吗？
其实并非如此。综合器综合时将a&&b综合成ab经过一个与门。而c只是连接到与门输出的线。正真综合出与门的是&&。而不是c。
 
 
 更多详情可参考 http://www.cnblogs.com/thymon/archive/2010/06/09/1754541.html
 
 
转载于:https://www.cnblogs.com/wenhaoele/p/5183144.html

 
 
       Verilog语法之多，初期学习只需要掌握常用的语法就OK了，基本就可以用Verilog HDL语言去描述逻辑电路了，今天学习两种数据类型：wire和reg。在数字电路中信号只有两种形态，一种是传输，通过线（wire），一种是存储，通过寄存器（reg）。因此，也就清楚wire和reg变量在Verilog HDL中的重要性了。下图是wire和reg变量的模型。
 
                                                                                    
 
        (1)wire（线型）变量：
 
        ①在物理结构上只是一根线，在Verilog HDL描述时，对线型变量赋值用assign即可，相对比较简单。
 
        ②wire是最常用的net型数据变量，net型数据相当于硬件电路中的各种物理连接，其特点是输出的值随输入值的变化而变化。net 型数据的值取决于驱动的值，对net型变量有两种驱动方式，一种方式是在结构描述中将其连接到一个门元件或模块的输出端；另一种方式是用持续赋值语句assign对其进行赋值。如果net型变量没有连接到驱动，则其值为高阻态z (trireg 除外)。Verilog 模块中的输入/输出信号在没有明确指定数据类型时都被默认为wire型。
 

  常用net型变量
 
 
类型
 
 
功能
 
 
可综合性
 
 
wire，tri
 
 
连线类型
 
 
√
 
 
wor, trior
 
 
具有线或特性的多重驱动连线 
 
 
 
 
 
wand, triand
 
 
具有线与特性的多重驱动连线
 
 
 
 
 
tril, tri0
 
 
分别为上拉电阻和下拉电阻
 
 
 
 
 
supply1, supply0
 
 
分别为电源(逻辑1)和地(逻辑0)
 
 
√
 
 
trireg
 
 
具有电荷保持作用的连线，可用于电容的建模
 
 
 
 
         ③wire型变量定义：①wire a,b;                               //声明2个wire型变量a和b(一位)
 
                                         ②wire[7:0]  databus;               //databus（数据总线）的宽度是8位
 
                                            wire[19:0] addrbus;             //addrbus（地址总线）的宽度是20位                 
 
        (2)reg（寄存器型）变量：
 
        ①在物理结构上相对比较麻烦，左端有一个输入端口 D，右端有一个输出端口 Q， 并且 reg 型存储数据需要在CLK（时钟）沿的控制下完成，在 Verilog HDL 描述时也相对麻烦。在对reg 型变量进行赋值时，必须在 always 块内完成。
 
        ②reg型变量是最常用的variable型变量，variable型变量必须放在过程语句(如initial、 always) 中，通过过程赋值语句赋值；在always、initial等过程块内被赋值的信号也必须定义成variable型。variable型变量（reg）并不意味着一定对应着硬件上的一个触发器或寄存器等存储元件，在综合器进行综合时，综合器会根据具体情况确定是映射成连线还是映射为存储元件(触发器或寄存器)。
 

  常用variable型变量
 
 
类型
 
 
功能
 
 
可综合性
 
 
reg
 
 
常用寄存器型变量
 
 
√
 
 
integer
 
 
32位带符号整型变量
 
 
√
 
 
real
 
 
64位带符号实型变量
 
 
 
 
 
time
 
 
64位无符号时间变量
 
 
 
 
       ③wire型变量定义：①reg a,b;                               //声明2个reg型变量a和b(一位)
 
                                       ②reg[7:0]  out;                      //out的宽度是8位
 
 
 
部分转载：https://mp.weixin.qq.com/s/OBAFOS4az8Wc6_OPxIRrOw
 
 
 
   
 
 
 
                                       
 
                                                            
 
 

一、线网类型
 线网类型表示结构实体（如门）之间的物理连线，它不能存储值，其值由驱动它的元件决定。
 驱动线网变量有门、连续赋值语句和assign等，若无驱动元件连接到线网类型变量上，该变量就是高阻的，即为z。
 线网数据类型包括wire和tri型，常用wire型。
 
wire data; //定义1_bit的wire型数据data
wire [7:0] data1, data2; //定义两个8_bit数据
 
二、寄存器类型
 寄存器类型表示一个抽象的数据存储单元，通过赋值语句可以改变寄存器存储的值。
 寄存器类型数据关键字为reg，reg的默认初始值为不定值x，reg只能在always和initial中赋值。
 在时序逻辑中，always带有时钟信号，寄存器变量对应触发器；在组合逻辑，always不带有时钟信号，寄存器对应为硬件连线，此时与wire一样。
 
reg [31:0] data; //定义32_bit的reg型数据data