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  • 如果没有外部复位信号,该如何对所有寄存器初始化?有两种方法,第一种使用PLL的locked信号;第二种是写一个自复位信号。 一、可以使用PLL的locked信号。使用PLL锁相环倍频时钟时,PLL锁相环的locked信号上电为低;...

    对于FPGA,没有专用的复位引脚。它的任意一个I/O口都可以用作复位引脚。但是,作为if复位,最希望该引脚由全局时钟驱动,到达每个寄存器的时间时间是一样的。

    如果没有外部复位信号,该如何对所有寄存器初始化?有两种方法,第一种使用PLL的locked信号;第二种是写一个自复位信号。

    一、可以使用PLL的locked信号。使用PLL锁相环倍频时钟时,PLL锁相环的locked信号上电为低;当PLL输出信号稳定的时候,locked信号会被拉高。也可以设置多少个时钟之后,locked被拉高。此时,PLL锁相环的输入时钟为全局时钟。即完成上电复位操作。

    PLL实例化如下:

    wire sys_rst_n;
    
    PLL_Control PLL_Control_inst(
    .CLK_IN1(sys_clk_i), 
    		 
    .CLK_OUT1(clk_100M),     
    .LOCKED(sys_rst_n)
    );      
    

    其中sys_rst_n作为全局复位信号。 

    PLL锁相环的设置参考博客:《锁相环PLL》https://blog.csdn.net/weixin_38621214/article/details/83757242

    二、自复位信号

    module RST_INER(
    clk_100M,
    	   
    Rst_n 
       );
    	 
    input clk_100M;
    output Rst_n;
    //==============================================================
    wire clk_100M;
    reg Rst_n;
    //==============================================================
    parameter INNER_CNT_END=9'd128;
    reg [8:0] rst_inner_cnt;
    
    always @(posedge clk_100M)
    if(rst_inner_cnt<INNER_CNT_END)begin 
        rst_inner_cnt <= rst_inner_cnt +1'd1;
    end else if(rst_inner_cnt==INNER_CNT_END) begin 
        rst_inner_cnt <= rst_inner_cnt; 
    end else begin 
        rst_inner_cnt <=0;
    end
    //==============================================================	
    always @(posedge clk_100M)
    if(rst_inner_cnt==INNER_CNT_END) begin 
        Rst_n <= 1;
    end else begin 
        Rst_n <= 0;
    end
    //==============================================================
    
    endmodule

     上电之后,通过计数器控制复位信号Rst_n的转换。

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  • PLL的复位信号

    千次阅读 2018-12-13 20:01:59
    在哪里看PLL的复位信号是高电平有效还是低电平有效呀? 故PLL的复位信号为高电平有效 参考文档

    在哪里看PLL的复位信号是高电平有效还是低电平有效呀?
    在这里插入图片描述

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    故PLL的复位信号为高电平有效

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  • 由于微机电路是时序数字电路,它需要稳定的时钟信号,因此在电源上电时,只有当VCC超过4.75V低于5.25V以及晶体振荡器稳定工作时,复位信号才会撤除,微机电路开始正常工作。复位电路原理之概念复位电路,就是利用它...

    为确保微机系统中电路稳定可靠工作,复位电路是必不可少的一部分,复位电路的第一功能是上电复位。一般微机电路正常工作需要供电电源为5V±5%,即4.75~5.25V。由于微机电路是时序数字电路,它需要稳定的时钟信号,因此在电源上电时,只有当VCC超过4.75V低于5.25V以及晶体振荡器稳定工作时,复位信号才会撤除,微机电路开始正常工作。

    复位电路原理之概念

    复位电路,就是利用它把电路恢复到起始状态。就像计算器的清零按钮的作用一样,以便回到原始状态,重新进行计算。和计算器清零按钮有所不同的是,复位电路启动的手段有所不同。一是在给电路通电时马上进行复位操作;二是在必要时可以由手动操作;三是根据程序或者电路运行的需要自动地进行。复位电路都是比较简单的大都是只有电阻和电容组合就可以办到了。再复杂点就有三极管等等配合程序来进行了。

    复位电路原理

    复位电路工作原理如下图所示,VCC上电时,C充电,在10K电阻上出现电压,使得单片机复位;几个毫秒后,C充满,10K电阻上电流降为0,电压也为0,使得单片机进入工作状态。工作期间,按下S,C放电,在10K电阻上出现电压,使得单片机复位。松开S,C又充电,几个毫秒后,单片机进入工作状态。

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    复位电路原理之复位电路类型

    目前为止,单片机复位电路主要有四种类型:(1)微分型复位电路;(2)积分型复位电路;(3)比较器型复位电路;(4)看门狗型复位电路。

    微分型复位电路

    45d5060d3d6a700c04c03b181609ebc3.png

    微分型复位电路如上图所示。其中Ucc与单片机供电电源Us相连,Urst与单片机复位引脚相连。(通情况下,若使单片机复位,只需单片机复位引脚上保持一定持续时间的高电平即可。

    复位电路原理之积分型复位电路

    上电后,由于电容C3的充电和反相门的作用,使RST持续一段时间的高电平。当单片机已在运行当中时,按下复位键K后松开,也能使RST为一段时间的高电平,从而实现上电或开关复位的操作。

    fc61fb4587341d3a7b49795d14b8650e.png

    复位电路原理之比较器型复位电路

    上电复位时,由于组成了一个RC低通网络,所以比较器的正相输入端的电压比负相端输入电压延迟一定时间。而比较器的负相端网络的时间常数远远小于正相端RC网络的时间常数,因此在正端电压还没有超过负端电压时,比较器输出低电平,经反相器后产生高电平。复位脉冲的宽度主要取决于正常电压上升的速度。

    2f160c509f06a42b112719fa1aee7273.png

    复位电路原理之看门狗型复位电路

    看门狗型复位电路主要利用CPU正常工作时,定时复位计数器,使得计数器的值不超过某一值;当CPU不能正常工作时,由于计数器不能被复位,因此其计数会超过某一值,从而产生复位脉冲,使得CPU恢复正常工作状态。

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    电路

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    数字电路复位信号设计(异步复位、同步释放)笔记详解

    1 时序设计

    1.1 复位信号设计(异步复位、同步释放)

    1.1.0 复位恢复时间和清除时间

    首先解释一下恢复时间(recovery time)清除时间(removal time):(以复位信号低电平有效为例)

    复位恢复时间(recovery time):撤销复位时,复位信号无效到时钟有效沿来临之间需要维持的最小的时间,类似于同步时钟的建立时间setup time;
    恢复时间(recovery time)
    复位清除时间(removal time):复位时,在时钟有效沿来临之后复位信号还需要保持复位状态的时间为去除时间,类似于同步时钟的保持时间hold time;
    在这里插入图片描述
    那么就可以解释异步复位、同步释放了(呸!时辰未到!继续铺垫!铺着铺着就懂了,甭急,往下看😁接下来分别对同步复位、异步复位做详细介绍)

    1.1.1 同步复位

    **同步复位:**指的是加到所有功能触发器上的复位信号完全同步于时钟信号源。复位信号只有在时钟上升沿到来时,才能有效,否则,无法完成对系统的复位工作。
    在这里插入图片描述
    同步复位特点:

    1. 所设计系统为100%同步时序,有利于时序分析;

    2. 抗干扰性能好,能有效剔除信号中短于时钟周期的毛刺;
      在这里插入图片描述
      当毛刺特别靠近时钟的上升沿时,可能导致时序违规,而使得电路产生亚稳态,但是这种几率很低,可以近似忽略。确保复位只发生在有效时钟沿,可以作为过滤掉毛刺的手段。

    3. 复位信号的有效时长必须大于时钟周期,才能真正能被系统识别完成复位操作,同时还要考虑诸如组合逻辑路径延迟系统快慢时钟等问题,很难保证复位信号到达各个寄存器的时序;
      在这里插入图片描述

    4. 由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口,所以,倘若采用同步复位的话,综合器就会在寄存器的数据输入端口插入组合逻辑,这样就会耗费较多的逻辑资源。

    同步复位RTL代码及对应的rtl视图:

    module sync_rst(
    	input	sys_clk,
    	input	sys_rst_n,
    	
    	input	din,
    	output	reg dout
    	);
    
    	always@(posedge sys_clk) begin
    		if(!sys_rst_n)
    			dout <= 1'b0;
    		else
    			dout <= din;
    	end
    endmodule
    

    同步复位对应的RTL视图: 可以看到相对异步复位多出一个组合逻辑单元。
    在这里插入图片描述

    1.1.2 异步复位

    异步复位: 复位信号直接接到功能触发器的异步复位引脚,复位只与复位信号有关,与时钟无关。无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。
    在这里插入图片描述
    异步复位特点:

    1. 无需额外的逻辑资源,实现简单,可以保证复位信号到达各个寄存器的时钟偏斜最小;

    2. 复位信号易受外界干扰,对电路内的毛刺敏感;
      在这里插入图片描述

    3. 复位信号释放具有随机性,如果复位释放信号刚好在时钟有效沿附近,可能存在时序违规(recovery time不满足要求),导致亚稳态。
      在这里插入图片描述

    异步复位RTL代码及对应的RTL视图:

    module Async_rst(
    	input	sys_clk,
    	input	sys_rst_n,
    	
    	input	din,
    	output	reg dout
    	);
    	
    	always@(posedge sys_clk,negedge sys_rst_n) begin
    		if(!sys_rst_n)
    			dout <= 1'b0;
    		else
    			dout <= din;
    	end
    endmodule
    

    异步复位对应的RTL视图:
    在这里插入图片描述
    (时辰已到!!😎最后一部分了!冲!)

    1.1.3异步复位、同步释放

    所以,系统设计采用“异步复位、同步释放”(复位信号低电平有效),是利用同步复位和异步复位优点的折中。复位电路通过异步复位使得全部功能寄存器同时复位,同时使用同步释放很好克服了异步复位在信号释放时导致亚稳态的问题。

    1.1.4电路及RTL代码实现

    异步复位,同步释放就是指在复位信号到来的时候不受时钟信号的同步,而是在复位信号释放的时候受到时钟信号的同步。

    电路实现:(图片来源网络)
    在这里插入图片描述
    异步复位,同步释放Verilog实现代码:

    module Sync_rst(
    	input	sys_clk,
    	input	async_rst_n,
    	
    	input	din,
    	output	reg dout
    	);
    	reg	rst_reg;
    	reg	sync_rst_n;
    	
    	always@(posedge sys_clk,negedge async_rst_n)begin
    		if(!async_rst_n)begin
    			rst_reg <= 1'b0;
    			sync_rst_n <= 1'b0;
    		end
    		else begin
    			rst_reg <= 1'b1;
    			sync_rst_n <= rst_reg;
    		end
    	end
    	
        always@(posedge sys_clk,negedge sync_rst_n) begin
            if(!sync_rst_n)
    			dout <= 1'b0;
    		else
    			dout <= din;
        end
    endmodule
    

    RTL视图:
    在这里插入图片描述

    异步复位,同步释放原理解释:

    异步复位:

    当async_rst_n有效时,第一个D触发器的输出是低电平,第二个D触发器的输出rst_sync_n也是低电平,方框2中的异步复位端口有效,输出被复位。

    同步释放:

    如果async_rst_n撤除时发生在clk上升沿附近,则可能发生亚稳态事件,使用两级触发器尽可能消除亚稳态。假设第一级D触发器clk上升沿时async_rst_n正好撤除,则D触发器1可能输出高电平“1”,也可能输出亚稳态,也可能输出低电平。但此时第二级触发器不会立刻更新输出,第二级触发器输出值为前一级触发器Q1的输出状态。显然Q1之前为低电平,故第二级触发器输出保持复位低电平。直到下一个时钟有效沿到来之后,前一级亚稳态大概率输出稳定(可能为低电平也可能为高电平),使得第二级触发器能够稳定输出,若此时第二级触发器输出高电平,即实现同步释放,若输出为低电平且此时复位信号仍然保持无效状态,则在第三个时钟输出高电平,实现同步释放。

    上述详细时序如下所示:
    在这里插入图片描述
    上述时序图是在第二个触发沿到来时,前一级亚稳态输出已经稳定且稳定为高电平情况下的时序,如果在第二个触发沿到来时,前一级输出的亚稳态还未达到稳定,则电路还是处于亚稳态状态(概率不大),所以两级触发器电路并不能完全消除亚稳态问题,但是可以极大改善亚稳态。
    (在人生经过了725328000秒 后的某一天,博主写了他的第二篇CSDN,如有瑕疵请指正哦😉)

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空空如也

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