首先介绍开漏模式的意义。
 
(1) 浮空输入_IN_FLOATING ——浮空输入，可以做KEY识别，RX1
 
(2)带上拉输入_IPU——IO内部上拉电阻输入
 
(3)带下拉输入_IPD—— IO内部下拉电阻输入
 
(4) 模拟输入_AIN ——应用ADC模拟输入，或者低功耗下省电
 
(5)开漏输出_OUT_OD ——IO输出0接GND，IO输出1，悬空，需要外接上拉电阻，才能实现输出高电平。当输出为1时，IO口的状态由上拉电阻拉高电平，但由于是开漏输出模式，这样IO口也就可以由外部电路改变为低电平或不变。可以读IO输入电平变化，实现C51的IO双向功能
 
(6)推挽输出_OUT_PP ——IO输出0-接GND， IO输出1 -接VCC，读输入值是未知的
 
(7)复用功能的推挽输出_AF_PP ——片内外设功能(I2C的SCL,SDA)
 
(8)复用功能的开漏输出_AF_OD——片内外设功能(TX1,MOSI,MISO.SCK.SS)
 
在实验中遇到问题是开漏的IO口上拉电平到不了5v，经过一番查阅资料，发现只有FT管脚才能达到5v，在数据手册上有详细说明。
 

 

  
 
 
(一) 在我们讲解P0端口之前我们首先梳理一下各个端口有什么不同之处：
 
P0口有三个功能：
 
1、外部扩展存储器时,当做数据(Data)总线(如图1中的D0~D7为数据总线接口)
 
2、外部扩展存储器时,当作地址(Address)总线(如图1中的A0~A7为地址总线接口)
 
3、不扩展时,可做一般的I/O使用,但内部无上拉电阻,作为输入或输出时应在外部接上拉电阻(后面将详细介绍)。
 
P1口只做I/O口使用：其内部有上拉电阻。
 
P2口有两个功能：
 
1、扩展外部存储器时,当作地址总线使用(如图1中的A8~A15为地址总线接口) 
 
2、做一般I/O口使用,其内部有上拉电阻;
 
P3口有两个功能：
 
除了作为I/O使用外(其内部有上拉电阻),还有一些特殊功能,由特殊寄存器来设置,具体功能请参考我们后面的引脚说明。
 
在介绍这四个I/O口时提到了一个“上拉电阻”那么上拉电阻又是一个什么东东呢？他起什么作用呢？都说了是电阻那当然就是一个电阻啦,当作为输入时,上拉电阻将其电位拉高,若输入为低电平则可提供电流源;所以如果P0口作为输入时,处在高阻抗状态,只有外接一个上拉电阻才能有效。
 

  
 
 
图2(注：该图只是P0口的一位，也就是说P0口有8个相同的这样的结构)
 

  
 
 
图3
 
(二) 由图2可以看出每个P0口都有这些元件：
 
一个锁存器，两个三态输入缓冲器和一个输出驱动电路组成
 
在访问外部存储器时，P0是一个真正的双向口，当P0输出地址/数据信息时，CPU内部法控制电平“1”来打开上面的与门，又使模拟开关MUX把地址/数据信息经过反相器和T1接通(我们称上面的场效应晶体管FET为T1，下面的场效应管FET为T2)；
 
输出的地址/数据信息既通过与门去驱动T1，又通过反相器去驱动T2，是两个FET构成推拉输出电路；
 
1.当P0口作为外部扩展存储器的数据地址总线时：
 
· 若地址数据信息为“0”，那么这个信号就使得T1截止，使T2导通(经过反反相器作用使得T2接收到的信号为“1”，根据场效应晶体管的特性，T2导通)，若T2导通，那么T2的上下两个N极就导通，而发射极(下面的N极)接地信号则为“0”，这样P0口就相当于接收到了“0”信号；
 
· 若地址数据信息输入“1”，则该信号使T2截止，使T1导通，在T1导通情况下，T1的上下N极导通，使得VCC与P0相同，从而输出高电平，即“1”信号；
 
· 若从P0口输入信号，信号从引脚通过输入缓冲器进入内部总线；
 
2.当P0口作为一般I/O口使用时：
 
· CPU内部发布控制信号“0”，封锁与门，使得T1截止，同时使模拟开关MUX把锁存器的非Q端与T2端的栅极接通；
 
· 在P0口作为输出时，由于非Q端和T2的倒相作用，那么内部总线上的信息与到达P0口上的信息是同相的，只要写脉冲加到锁存器的CL端，内部总线上的信息就会P0的引脚上；
 
· 但是由于此时T2为漏极开路输出，所以要外接上拉电阻。
 
· 当P0作为输入时，由于该信号既加到T2又加到下面的三态缓冲器。现在我们假设我们刚刚输出的信号为“0”，也就是输入锁存器的数据为“0”，经过非Q达到T2使T2导通，这样P0引脚上的信号就被T2钳在“0”电平上，这样就使输入的“1”无法读入。那么我们就必须在输入信号前，应该先向锁存器Q端写“1”，非Q就为“0”，使T2截止，这就是所谓的“准双向口”的解释。但是在访问片外存储器时，CPU会自动向锁存器Q写入“1”，所以对用户而言P0口作为数据/地址总线时，是一个真正的双向口。
 
(三) 下面我们说一下为什么要上拉电阻
 

  
 
 
图4
 
由于P0口内部没有上拉电阻，是开漏的，不管它的驱动能力多大，相当于它是没有电源的，需要外部的电路提供，绝大多数情况下P0口是必需加上拉电阻的。作为一般的I/O口时，当P0口用来驱动PNP(如上图4所示)管子的时候，就不需要上拉电阻，因为此时的低电平有效；当P0口用来驱动NPN管子的时候，就需要上拉电阻的，因为此时只有当P0为1时候，才能够使后端导通。
 
其实说白了上拉就是将不确定的信号通过一个电阻钳位在高电平！电阻同时起限流作用！
 
上拉电阻就是从电源高电平引出的电阻接到输出端
 
第一种，如果电平用OC(集电极开路，TTL)或OD(漏极开路，CMOS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。(这个就可以解释我们这里的原因)
 
第二种，如果输出电流比较大，输出的电平就会降低(这是电路中已经有了一个上拉电阻的情况下，但是电阻太大，压降太高)，就可以用上拉电阻提供电流分量， 把电平“拉高”。(就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点)。其实这些都是按需要，工作在线性范围的上拉电阻不能太小，当然也会用这个方式来实现门电路电平的匹配。
 
51系列单片机的P0口作为通用I/O口使用时，内部输出电路为OD(漏极开路，CMOS)，必须外接上拉电阻才能有高电平输出；而P1、P2、P3口内部输出电路中有上拉电阻故不需要接上拉电阻(这里的不需要接上拉电阻是相对而言的，若遇到第二种情况，就需要适当加一个上拉电阻，来减小压降)。

实验证明LPC1768的P0.27管脚不能作为GPIO口输出,配置为高电平时总是输出为低电平,不知道为什么!
 
 
 
GPIO 引脚 P0.29 和 P0.30 与 USB D+/-引脚共用，并且具有相同的方向。如果 FP0DIR 位 29 或位 30 在
 FIO0DIR 寄存器中被配置为零，则 P0.29 和 P0.30 都为输入。如果 FP0DIR 位 29 和位 30 被配置为 1，则 P0.29
 和 P0.30 都为输出。
  
 
 
 
 
从这里圈起来的引起了我思路,P0.27管脚作为GPIO口时也应该接一个上拉电阻才行,实际我外接一个电阻,发现的确如此
 
P0.27,P0.28管脚作为GPIO口输出需要外接上拉电阻才能输出高电平
 
 
 
 
 
 
 
 
 

上拉电阻：
 　　1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V)，这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
 　　2、OC门电路必须加上拉电阻，才能使用。
 　　3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
 　　4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
 　　5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
 　　6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
 　　7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
 　　上拉电阻阻值的选择原则包括:
 　　1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大，电流小。
 　　2、从确保足够的驱动电流考虑应当足够小;电阻小，电流大。
 　　3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑
 　　以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理
 　　对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：
 　　1. 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
 　　2. 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
 　　3. 高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
 　　4. 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。
 　　下拉电阻的设定的原则和上拉电阻是一样的。
 　　OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平);2V(高电平门限值)。
 　　选上拉电阻时：
 　　500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。
 　　当输出高电平时，忽略管子的漏电流，两输入口需200uA
 　　200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列
 　　设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了(否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了))可以加个qq2898829468一块交流