串行外设接口SPI学习笔记
SPI简介
SPI 特征
SPI接口
SPI功能描述
SPI概述
举例说明
SPI内部结构简明图
SPI工作原理

SPI简介
SPI 是英语 Serial Peripheral interface 的缩写，顾名思义就是串行外围设备接口。是 Motorola首先在其 MC68HCXX 系列处理器上定义的。 SPI 接口主要应用在 EEPROM， FLASH，实时时钟， AD 转换器，还有数字信号处理器和数字信号解码器之间。 SPI 是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为 PCB 的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。

串行外设接口(SPI)允许芯片与外部设备以半/全双工、同步、串行方式通信。此接口可以被配置成主模式，并为外部从设备提供通信时钟(SCK)。接口还能以多主配置方式工作。它可用于多种用途，包括使用一条双向数据线的双线单工同步传输，还可使用CRC校验的可靠通信。
SPI 特征
● 3线全双工同步传输

● 带或不带第三根双向数据线的双线单工同步传输

● 8或16位传输帧格式选择

● 主或从操作

● 支持多主模式

● 8个主模式波特率预分频系数(最大为fPCLK/2)

● 从模式频率 (最大为fPCLK/2)

● 主模式和从模式的快速通信

● 主模式和从模式下均可以由软件或硬件进行NSS管理：主/从操作模式的动态改变

● 可编程的时钟极性和相位

● 可编程的数据顺序， MSB在前或LSB在前

● 可触发中断的专用发送和接收标志

● SPI总线忙状态标志

● 支持可靠通信的硬件CRC

─ 在发送模式下， CRC值可以被作为最后一个字节发送
SPI接口
─ 在全双工模式中对接收到的最后一个字节自动进行CRC校验

● 可触发中断的主模式故障、过载以及CRC错误标志

● 支持DMA功能的1字节发送和接收缓冲器：产生发送和接受请求
SPI功能描述
SPI概述
SPI框图见下图：



通常SPI通过4个引脚与外部器件相连：

● MISO：主设备输入/从设备输出引脚。该引脚在从模式下发送数据，在主模式下接收数据。

● MOSI：主设备输出/从设备输入引脚。该引脚在主模式下发送数据，在从模式下接收数据。

● SCK：串口时钟，作为主设备的输出，从设备的输入

● NSS：从设备选择。这是一个可选的引脚，用来选择主/从备。它的功能是用来作为“片选引脚”，让主设备可以单独地与特定从设备通讯，避免数据线上的冲突。从设备的NSS引脚可以由主设备的一个标准I/O引脚来驱动。一旦被使能(SSOE位)， NSS引脚也可以作为输出引脚，并在SPI处于主模式时拉低；此时，所有的SPI设备，如果它们的NSS引脚连接到主设备的NSS引脚，则会检测到低电平，如果它们被设置为NSS硬件模式，就会自动进入从设备状态。当配置为主设备、 NSS配置为输入引脚(MSTR=1， SSOE=0)时，如果NSS被拉低，则这个SPI设备进入主模式失败状态：即MSTR位被自动清除，此设备进入从模式 。
举例说明
下图是一个单主和单从设备互连原理 ：



1. 这里NSS引脚设置为输入

MOSI脚相互连接， MISO脚相互连接。这样，数据在主和从之间串行地传输(MSB位在前)。通信总是由主设备发起。主设备通过MOSI脚把数据发送给从设备，从设备通过MISO引脚回传数据。这意味全双工通信的数据输出和数据输入是用同一个时钟信号同的；时钟信号由主设备通过SCK脚提供。

2.从选择(NSS)脚管理

有2种NSS模式：

● 软件NSS模式：可以通过设置SPI_CR1寄存器的SSM位来使能这种模式(见图211)。在这种模式下NSS引脚可以用作它用，而内部NSS信号电平可以通过写SPI_CR1的SSI位来驱动

● 硬件NSS模式，分两种情况：

─ NSS输出被使能：当STM32F10xxx工作为主SPI，并且NSS输出已经通过SPI_CR2寄存器的SSOE位使能，这时NSS引脚被拉低，所有NSS引脚与这个主SPI的NSS引脚相连并配置为硬件NSS的SPI设备，将自动变成从SPI设备。当一个SPI设备需要发送广播数据，它必须拉低NSS信号，以通知所有其它的设备它是主

设备；如果它不能拉低NSS，这意味着总线上有另外一个主设备在通信，这时将产生一个硬件失败错误(Hard Fault)。

─ NSS输出被关闭：允许操作于多主环境。

注意事项：

在改变CPOL/CPHA位之前，必须清除SPE位将SPI禁止。
主和从必须配置成相同的时序模式。
SCK的空闲状态必须和SPI_CR1寄存器指定的极性一致(CPOL为’1’时，空闲时应上拉SCK为

高电平； CPOL为’0’时，空闲时应下拉SCK为低电平)。
数据帧格式(8位或16位)由SPI_CR1寄存器的DFF位选择，并且决定发送/接收的数据长度

数据时序图：

SPI内部结构简明图


SPI接口一般使用4条线通信：

1、MISO 主设备数据输入，从设备数据输出。

2、MOSI 主设备数据输出，从设备数据输入。

3、SCLK时钟信号，由主设备产生。

4、CS从设备片选信号，由主设备控制。
SPI工作原理
①  硬件上为4根线。

②  主机和从机都有一个串行移位寄存器，主机通过向它的SPI串行寄存器写入一个字节来发起一次传输。

③  串行移位寄存器通过MOSI信号线将字节传送给从机，从机也将自己的串行移位寄存器中的内容通过MISO信号线返回给主机。这样，两个移位寄存器中的内容就被交换。

④  外设的写操作和读操作是同步完成的。如果只进行写操作，主机只需忽略接收到的字节；反之，若主机要读取从机的一个字节，就必须发送一个空字节来引发从机的传输。







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本手册主要介绍华为模块的外设接口特性与功能，包括 UART、PCM/I2S、I2C、GPIO、ADC 和 PCIe，并详细介绍了各特性的使用方法和注意事项。

适用对象：系统工程师、软件工程师。

UART

本章主要介绍华为模块 UART 接口支持的物理参数规格，以及如何使用 UART 接口调试模块、设置模块串口属性等。

使用方法

模块提供 UART0 做 log 口和 shell，UART1 接口作为 AT 指令接口。UART0 串口的基本参数可由应用程序调用 Linux 通用函数进行设置，UART1 的参数为 115200波特率（单位 bit/s）、数据位 8、停止位 1、无校验、无流控，不支持用户自定义。

模块的 UART 接口对应文件系统中的设备节点“/dev/ttyAMA*（*为一个数字）”，其中 ttyAMA0 即为 UART0。

外接 UART0 可用于获取模块的调试 log，更多关于模块调试方法的说明请参见《华为模块调试和日志抓取应用指南》。

模块 UART0 接口默认使用：115200 波特率（单位 bit/s）、数据位 8、停止位 1、无校验、无流控，即可实时获取调试串口 log。

除 UART0 外，本模块还提供 UART1 做 AT 命令接口。

 

更详细华为5G模块：请到一牛网论坛

 

NXP i.MX8M系列开发板功是功能丰富的评估平台，打开包装可以看到内部的配件还是一应俱全，从购买再到上手的话工程师无需花费太多的精力在扩展模块、扩展线这些虽小但麻烦的问题上。但是，没带LCD屏幕是一大遗憾。

i.MX8M系列MYD-JX8MX开发板正面，包括了众多资源和外设接口。背面，基本没有搭载元器件，主要是两个接口，一个是M.2规格的SSD接口，一个是MIPI接口，这应该是笔者见过的第一款搭载固态硬盘接口的嵌入式开发板了。

i.MX8M开发板硬件基于MYC-JX8MX 核心板配套使用的评估套件， 采用 12V/2A 直流供电，有 LCD(10.1 寸单路 LVDS 接口屏或者 21.5 寸双路 LVDS 接口屏)、双路摄像头、四路 USB3.0 接口、以太网、WIFI+BT、4G 模块、音频、TF 卡、HDMI、三路串口、ESPI接口、M2（PCIE 接口）接 SSD 卡、IO 扩展等功能，并提供 Linux 4.9.88 操作系统的驱动支持。随同开发板，米尔电子也提供包括用户手册、底板 PDF 原理图、外设驱动、BSP 源码包、开发工具等相关资料，为开发者提供了稳定的设计参考和完善的软件开发环境，能够有效帮助开发者提高开发效率、缩短开发周期、优化设计质量。

 i.MX8M系列MYD-JX8MX开发板的主要接口资源如下：



来看下i.MX8M开发板上一些外设接口的特写：（以下接口都是从左至右介绍）

12V DC输入、HDMI、四路 USB3.0 接口、USB Type-C接口。



      音频输出/输入接口、千兆以太网接口、MicroSD卡座、SIM卡座。



      双路摄像头接口、 LVDS 接口。



      WiFi/BT接口、LED、LTE模块接口。



      扩展接口、BooT拨码开关、机械按键。



      ESPI接口、UART4接口、UART2接口、Debug接口。



这款 i.MX8M 板子接口介绍完毕， 下次会介绍基于NXP i.MX8M Mini的板子MYD-C8MMX。

 

一、8086 微处理器
1 功能结构（编程结构）
1.1 总线接口单元（BIU）
组成：段寄存器、指令指针寄存器、内部通信寄存器、6Byte指令队列、20bit地址加法器、总线逻辑控制电路
功能：负责读取指令；完成储存器、I/O端口的读写
1.2 执行单元（EU）
组成：通用寄存器阵列、标志寄存器、算术逻辑单元、暂存器、控制与定时部件
功能：负责指令的译码和执行
2 寄存器阵列
BIU中的：

CS（Code Segment）：代码段寄存器
DS（Data Segment）：数据段寄存器
SS（Stack Segment）：堆栈段寄存器
ES（Extra Segment）：附加段寄存器
IP（Instruction Pointer）：指令指针寄存器

EU中的：

AX（Accumulator）：累加器
BX（Base）：基数寄存器
CX（Count）：计数寄存器
DX（Data）：数据寄存器
SP（Stack Pointer）：堆栈指针寄存器
BP（Base Pointer）：基址指针寄存器
SI（Source Index）：源变址寄存器
DI（Destination Index）：目的变址寄存器
FR（Flag Register）：标志寄存器

3 主要引脚及其功能
3.1 $\mathrm{AD}_{15} \sim \mathrm{AD}_0$
时分复用：

在$T_1$周期，输出存储器或I/O端口地址
在$T_2 \sim T_4$周期，传输数据

3.2 $A_{19}/S_6 \sim A_{16}/S_3$

在$T_1$周期用作地址线高4为
在其他周期用来表示中断允许状态和段寄存器

$S_6$：0——表示CPU占用总线

$S_5$：1——表示允许可屏蔽中断；0——表示禁止可屏蔽中断

$S_4S_3$：00——正在使用ES；01——正在使用SS；10——正在使用CS；11——正在使用DS
3.3 $\overline{\mathrm{BHE}}/S_7$
$\overline{\mathrm{BHE}}$（Bus High Enable）：

 0——表示高8位数据线$D_{15} \sim D_8$有效；

 1——表示高8位数据线$D_{15} \sim D_8$无效。




$\overline{\mathrm{BHE}}$
$A_0$
状态




0
0
16位数据（$D_{15} \sim D_0$）


0
1
高8位数据（$D_{15} \sim D_8$）


1
0
低8位数据（$D_7 \sim D_0$）


1
1
保留


3.4 $\overline{RD}$
0——表示读取数据
3.5 READY
准备就绪信号线（输入）

0——表示存储器或I/O设备未就绪，需要等待

1——表示存储器或I/O设备已就绪，可以传送数据
在总线时钟$T_3$的上升沿检查READY信号，若READY=0，则需要插入$T_w$；

之后的每一次上升沿都检查READY信号，直到READY=1时结束插入$T_w$，进入$T_4$状态。
3.6 INTR
Interrupt Request
在每个指令周期的最后一个T状态进行采样，如果为高电平，则进入中断相应周期。

可用软件屏蔽（CLI指令）：设置IF标志位为0
3.7 NMI
Non-Maskable Interrupt
上升沿触发

一旦检测到上升沿，则在当前指令结束后立即进入中断服务程序

不能用软件屏蔽（IF标志位无效）
3.8 $\overline{\mathrm{TEST}}$
在执行WAIT指令时，8086检测$\overline{\mathrm{TEST}}$信号。

若$\overline{\mathrm{TEST}}$为低电平，则8086继续执行WAIT下一条指令，否则进入空闲状态，直到$\overline{\mathrm{TEST}}$变为低电平。
3.9 RESET
复位信号

当RESET为高电平并且持续4个时钟周期时，CPU进行复位
复位后的寄存器数值为：

CS=FFFFH

DS=0000H

SS=0000H

ES=0000H

IP=0000H

FR=0000H（禁止可屏蔽中断）
4 最小模式（$MN/\overline{MX}=1$）下的引脚及其功能
4.1 $M/\overline{IO}$
$M/\overline{IO}=1$，访问存储器（MEM）

$M/\overline{IO}=0$，访问I/O端口
4.2 $\overline{WR}$
表示CPU处于写MEM或者I/O的状态
4.3 $\overline{INTA}$
中断响应信号

当CPU响应中断后，$\overline{INTA}$产生持续两个时钟周期的低电平
4.4 ALE
地址锁存允许信号（Address Latch Enable）
在$T_1$状态时，ALE引脚让地址锁存器8282/8283锁存地址总线上的地址信号。
4.5 $TD/\overline{R}$
数据收发信号
控制总线收发器8286/8287的数据传送方向。

$TD/\overline{R}=1$，发送

$TD/\overline{R}=0$，接收
4.6 $\overline{DEN}$
数据使能信号
作为总线收发器8286/8287的允许信号
4.7 HOLD（输入） HLDA（输出）
其它设备发送HOLD信号给8086请求总线的控制权；

CPU通过HLDA信号作为HOLD信号的应答信号，同时让出总线控制权。
5 最大模式（$MN/\overline{MX}=0$）下的引脚及其功能




最小模式
最大模式




$M/\overline{IO}$
$\overline{S_2}$


$TD/\overline{R}$
$\overline{S_1}$


$\overline{DEN}$
$\overline{S_0}$


$\overline{WR}$
$\overline{LOCK}$


$\overline{INTA}$
$QS_1$


$ALE$
$QS_0$


$HOLD$
$\overline{RQ}/\overline{GT_0}$


$HLDA$
$\overline{RQ}/\overline{GT_1}$


5.1 $\overline{S_2}$，$\overline{S_1}$，$\overline{S_0}$
$\overline{S_2}$，$\overline{S_1}$，$\overline{S_0}$接总线控制器8288，用来产生所有有关存储器访问或I/O访问所需要的控制信号。




$\overline{S_2}$，$\overline{S_1}$，$\overline{S_0}$
状态




000
中断响应


001
读I/O端口


010
写I/O端口


011
暂停


100
取指令


101
读存储器


110
写存储器


111
无源状态


5.2 $\overline{RQ}/\overline{GT_0}$，$\overline{RQ}/\overline{GT_1}$
这两个信号提供给外部的主控设备，用于请求并得到总线控制权。
$\overline{RQ}/\overline{GT_0}$比$\overline{RQ}/\overline{GT_1}$有更高的优先权。
5.3 $\overline{LOCK}$
当$\overline{LOCK}$信号为低电平时，告诉外部的总线主控设备不能获得对系统总线的控制权。

该信号由前缀指令“LOCK”使其有效，且一直保持到下一条指令完成以前。

在总线响应期间，CPU将它置为高阻态。
5.4 $QS_1$，$QS_0$
指令队列状态信号反映了处理器内部指令的执行情况，设置这两个引脚的目的是让外部的设备能监视CPU内部的指令队列，这样可以让协处理器8087进行指令的扩展处理。




$QS_1$，$QS_0$
含义




00
无操作


01
来自队列中指令代码的第一个字节


10
队列空


11
来自队列的后续字节


6 标志寄存器




序号
标志位
英文
中文




1
CF
Carry Flag
进位标志


2
PF
Parity Flag
奇偶标志


3
AF
Auxiliary Carry Flag
辅助进位标志


4
ZF
Zero Flag
零标志


5
SF
Sign Flag
符号标志


6
TF
Trap Flag
陷阱标志


7
IF
Interrupt-enable Flag
中断允许标志


8
DF
Direction Flag
方向标志


9
OF
Overflow Flag
溢出标志



CF：无符号计算在最高位产生了进位或借位时，CF=1；反之，CF=0
PF：算术逻辑运算的结果中低8位“1”的个数为偶数个时，PF=1；为奇数时，PF=0
AF：在运算过程中，第四位向第五位有进位或借位时，AF=1；反之，AF=0
ZF：当运算结果全零时，ZF=1；反之，ZF=0
SF：当运算结果为正数，即结果的最高位为0时，SF=0；反之，即结果的最高位为1时，SF=1
TF：当TF=1时，CPU进入单步工作方式；当TF=0时，正常执行程序
IF：当IF=1时，CPU可以响应外部可屏蔽中断请求；当IF=0时，CPU不响应外部可屏蔽中断请求。但IF对不可屏蔽中断或内部中断没有影响
DF：当DF=0时，以地址增量的顺序处理数据串；当DF=1时，以地址减量的顺序处理数据串
OF：带符号数运算结果超出了补码所能表示的范围，OF=1；反之，OF=0。OF=最高位进位与次高位进位的异或

7 堆栈
8086的堆栈指针SP随着入栈数据的增加而减小。

每次入栈/出栈操作是一个字=2Byte
入栈时，数据字的高8位存入[SP-1]中，低8位存入[SP-2]中，然后令SP=SP-2。
出栈时，数据字的低8位是[SP]，高8位是[SP+1]，然后令SP=SP+2。
SP的初始值就是堆栈的最大容量。
8 DOS功能调用
8.1 显示字符
MOV DL, 要显示字符的ASCII码
MOV AH, 02H
INT 21H

8.2 显示字符串
MOV DX, OFFSET STRING ; 要显示字符串的首地址（字符串要以'$'结束）
MOV AH, 09H
INT 21H

8.3 输入字符并回显
MOV AH, 01H
INT 21H
; AL储存键入字符的ASCII码

8.4 输入字符但不回显
MOV AH, 08H
INT 21H
; AL储存键入字符的ASCII码

8.5 输入字符串
MOV DX, OFFSET BUFFER
MOV AH, 0AH
INT 21H
; DS:DX指向内存缓冲区
; 缓冲区第一个字节由用户设置最大输入字符数（1~255，含回车符）
; 缓冲区第二个字节是实际输入的字符数（回车符除外）
; 缓冲区第三个字节开始是输入缓冲区字符的ASCII码

8.6 程序终止退出
MOV AH, 4CH
INT 21H

8.7 获取日期
MOV AH, 2AH
INT 21H
; 年——CX；月——DH；日——DL

8.8 设置日期
MOV CX, 年
MOV DH, 月
MOV DL, 日
MOV AH, 2BH
INT 21H
; 设置成功AL=0，否则AL=0FFH

8.9 设置时间
; 8时15分20.5秒
MOV CH, 时（8）
MOV CL, 分（15）
MOV DH, 秒整数部分（20）
MOV DL, 秒小数部分（50）
MOV AH, 2DH
INT 21H
; 设置成功AL=0，否则AL=0FFH

8.10 获取时间
MOV AH, 2CH
INT 21H
; 将时间送入CX和DX寄存器，位置同8.9设置时间

二、8282 地址锁存器
引脚及其功能
1 STB
选通信号（Strobe）

与ALE信号线相连。在ALE由高到低的下降沿处把地址锁存。
2 $\overline{OE}$
输入允许信号

$\overline{OE}=1$，锁存器输出高阻态

$\overline{OE}=0$，锁存器将数据输出到数据线上
三、8286 双向总线驱动器
增加处理器的带负载能力
引脚及其功能
1 $A_7 \sim A_0$和$B_7 \sim B_0$
数据线
2 T
控制收发方向的输入控制信号
$T=1$，$A \rightarrow B$

$T=0$，$B \rightarrow A$
3 $\overline{OE}$
$\overline{OE}=1$，输出高阻态

$\overline{OE}=0$，输出数据
四、8288 总线控制器
8086工作于最大组态时需要用到8288总线控制器。

8288根据8086的状态信号$\overline{S_2}$、$\overline{S_1}$、$\overline{S_0}$的组合判定CPU要执行何种操作，发出相应的控制命令。
总线控制器的输出信号相当于控制总线。
五、8289 总线仲裁器
当有多个主控者要求使用系统总线时，由8289总线仲裁器进行仲裁，将总线的使用权给优先级别高的主控者。
8289和8288配合使用，使8086CPU在多处理机系统中方便地与系统总线相连。
六、8284 时钟发生器