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  • EDA技术》实验报告8位二进制加法器设计 EDA技术》实验报告8位二进制加法器设计 EDA技术》实验报告8位二进制加法器设计
  • 组成原理 课程设计报告 四位二进制加法器 乘法器
  • 给各位同学应急用。
  • 本文所设计的加法器是简单四位二进制加法器。计算机中的减法、乘法和除法最终都要转换成加法来运算。本实验没有用VHDL语言中的加法运算符。而是用基本门电路来实现的。通过对VHDL中算术运算符的运用,设计四二进制...

    本文所设计的加法器是简单四位二进制加法器。计算机中的减法、乘法和除法最终都要转换成加法来运算。本实验没有用VHDL语言中的加法运算符。而是用基本门电路来实现的。通过对VHDL中算术运算符的运用,设计四位二进制乘法器。掌握乘法和除法的运算规则。

    包括任务书、课程设计报告和代码
    下面分别截图:
    在这里插入图片描述
    在这里插入图片描述

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  • RNN训练二进制加法

    2018-09-08 10:42:01
    RNN训练二进制加法.py
  • 打开quartus,创建新工程,入库,工程目录就是你那第二个t2,(这个t2是我做好的四位二进制加法计数器的项目)第二行目录就是打开SEG7 LUT.v,下面出现弹框选择否,出现file name选择点开目录选.v,然后Add, ...

    用七段数码管显示步骤:
    (声明:此篇文章并未完善,只是记录一下万恶的数字逻辑选题作业,当时自学直接上手硬件我真是。。。)

    SEG7 LUT.v文件拷到t2里面
    打开quartus,创建新工程,入库,工程目录就是你那第二个t2,(这个t2是我做好的四位二进制加法计数器的项目)第二行目录就是打开SEG7 LUT.v,下面出现弹框选择否,出现file name选择点开目录选.v,然后Add,
    芯片,器件不变
    点那个左边出现的SEG7 LUT
    然后编译一下,这个时候出现错误,不支持,现在打开SEG7 LUT的qsf文件,注释掉1.0v的那一行,存盘,编译
    然后点fire-creat/update-creat symbol
    生成七段译码器符号
    那个符号是bsf后缀

    退出去,打开t2,双击输入符号,浏览,找到SEG7 LUT,出现符号,画出总线,左边S[3…0],右边HEX0[6…0],加一个output,更改名字成HEX0[6…0],存盘,编译

    引脚锁定,进入文本qsf,出现qsf点击add的qsf打开,拷贝从B2开始的210.co,S的321,
    存盘,编译

    自动计数的问题
    创建vlog语言粘贴代码,q那个不能同名,随便改个字母,存到当前文件夹的目录下,把它设置为顶层文件,然后存编译,成功然后制作符号块进入,回去实验四bdf去,再把实验四bdf这里作为顶层文件,在symbol这里打开制作符号块的project,直接添加这个块到实验四,接口的第一个引脚改成那个时钟50hz的,然后编译,然后开始自动计数。

    要注意的问题就是七段数码管的七个都要粘贴
    具体看自己所使用的开发板对应的按钮开关显示屏

    (等我大三学计组要用这个软件了再来~~)

    展开全文
  • 实验一 多位十六进制加法运算实验 张云帆 17308226 电子专业 一. 实验要求 利用Proteus平台,建立8086的多位十六进制加法运算的例子。 . 实验目的 熟悉实验系统的编程和使用。 掌握使用加法类运算指令编程...

    一. 实验要求

    利用Proteus平台,建立8086的多位十六进制加法运算的例子。

    二. 实验目的

    1. 熟悉实验系统的编程和使用。
    2. 掌握使用加法类运算指令编程及调试方法。
    3. 掌握加法类指令对状态标志位的影响。

    三. 实验说明

    由于本实验是三个十六位二进制数相加运算,N4为存放结果,其中N1为1111H,N2为2222H,N3为3333H,所以结果应该为6666H。

    四. 实验程序流程图

    Created with Raphaël 2.2.0初始化段寄存器将1111H移入AX调用两次ADD,实现1111H+2222H=3333H,3333H+3333H=6666H将AX内的结果移入内存空白处

    五. 实验步骤

    a.仿真代码

    ;N4=N1+N2+N3 =1111H+2222H+3333H=6666H 
    CODE SEGMENT;表示代码段开始
    ASSUME CS:CODE,DS:DATA;CODE对应代码段寄存器,DATA对应数据段寄存器
    BEG: 	;必要的,作为程序入口
    	MOV AX,DATA;
        MOV DS,AX;借助AX间接将DATA段地址赋值给DS,因为段寄存器只接受通用寄存器数据作为源操作数
        MOV SI,OFFSET NUM1;将NUM1的偏移地址赋值给SI,以便之后间接寻址
        MOV AX,0;将AX清零用来存储加法结果
        ADD AX,[SI+0];将1111H移入AX
        ADD AX,[SI+2];1111H+2222H=3333H
        ADD AX,[SI+4];3333H+3333H=6666H
        MOV [SI+6],AX;将结果存到空余位置
    	JMP $;暂停程序
    CODE ENDS;表示代码段结束
    DATA SEGMENT;数据段,存储各数据
        NUM1 DW 1111H ;N1
        NUM2 DW 2222H ;N2
        NUM3 DW 3333H ;N3
        NUM4 DW 0000H ;N4
    DATA ENDS
    END BEG
    

    b.调试、验证

    在刚运行程序时的内存可以分辨出前面是代码段,隔着四个字的空白内存后是数据段。数据段中可以直接看到1111H、2222H、3333H这三个数据。注意到数据段地址由0020H开始
    在这里插入图片描述

    然后把数据段地址赋给了DS。可以看到DS的值为0002H.乘以十即为真实的段地址。这是因为
    =10 物理地址=段地址*10
    在这里插入图片描述
    将1111H移入AX寄存器
    在这里插入图片描述
    对AX加上2222H

    [外链图片转存失败(img-fYkoS88O-1569058850936)(1-04.PNG)]

    对AX加上3333H,计算环节结束。

    在这里插入图片描述

    六. 实验结果和体会

    实验结果展示:最后在内存中便存储了计算结果,为6666H。

    [外链图片转存失败(img-F7zFOd4Y-1569058850936)(1-06.PNG)]

    从这个流程中可以意识到一些汇编编程的思想。待数据往往事先存入数据段中,需要计算时才使用MOV语句移入通用寄存器,结果再写入内存。由于通用寄存器数量有限(4个),且部分寄存器在某些语句上有专门用途(如MUL语句必须用AX)。不可一次将太多数据存入寄存器,因此往往需要进行内存的读取与写入。该点是与使用高级语言进行编程时,对编程者来说不一样的地方。

    此外数据段与代码段在代码中的先后顺序无关紧要。且在内存中,数据段和代码段之间还有4个字的空白空间。

    七. 扩展题目程序和实验结果

    ;N4=N1+N2+N3 =11H+22H+33H=66H 
    CODE SEGMENT;代码段
    ASSUME CS:CODE,DS:DATA;CODE对应代码段寄存器,DATA对应数据段寄存器
    BEG: 	MOV AX,DATA
    	MOV DS,AX;借助AX间接将DATA段地址赋值给DS,因为段寄存器只接受通用寄存器数据作为源操作数
    	MOV SI,OFFSET NUM1;将NUM1的偏移地址移入SI以便访问
            MOV AL,0;初始化AL,该句及下一句可化简成MOV AL,[SI+0]
            ADD AL,[SI+0];加上第一个数
            ADD AL,[SI+1];加上第二个数
            ADD AL,[SI+2];加上第三个数   
            MOV [SI+3],AL;将AL中的结果存入内存
    	JMP $;程序暂停
    CODE ENDS
    DATA SEGMENT
    NUM1 DB 11H ;N1。由于是8位数据,使用字节保存
    NUM2 DB 22H ;N2
    NUM3 DB 33H ;N3
    NUM4 DB 00H ;N4
    DATA ENDS
    	END BEG
    

    结果图片展示:

    可以看到AX及内存中存储了计算结果66H

    [外链图片转存失败(img-jCX00gHK-1569058850938)(1-11.PNG)]

    [外链图片转存失败(img-HjXvlRlj-1569058850938)(1-10.PNG)]

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    《电子设计自动化》实验报告

    实验六 实验名称:8位二进制全加法器的设计

    专业及班级:姓名:学号:

    一、实验目的:

    掌握VHDL语言的基本结构。

    掌握全加器原理,能进行多位加法器的设计。

    掌握VHDL语言的基本描述语句特别是元件例化语句的使用方法。

    二、实验内容

    设计并实现一个由两个4位二进制并行加法器级联而成的8位二进制并行加 法器。要求编写4位加法器的VHDL语言程序,顶层8位加法器的设计要求利 用元件例化语句进行设计,并利用开发工具软件对其进行编译和仿真, 最后通过 实验开发系统对其进行硬件验证。

    三、 实验步骤(附源代码及仿真结果图):

    1?根据4位二进制加法器的原理,利用VHDL语言的基本描述语句编写出4 位加法器的VHDL语言程序。

    --ADDER4B.VHD

    LIBRARY IEEE;

    USE IEEE.STD_LOGIC_1164.ALL;

    USE IEEE.STD_LOGIC_UNSIGNED.ALL;

    ENTITY ADDER4B IS

    PORT( C4: IN STD_LOGIC;

    A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

    B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

    S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

    CO4: OUT STD_LOGIC);

    END ENTITY ADDER4B;

    ARCHITECTURE ART OF ADDER4B IS

    SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0);

    SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0);

    BEGIN

    A5<='0'& A4;

    B5<='0'& B4;

    S5<=A5+B5+C4;

    S4<=S5(3 DOWNTO 0);

    CO4<=S5 (4);

    END ARCHITECTURE ART;

    2.对所设计的4位二进制加法器的VHDL程序进行编译,然后对其进行仿真,

    初步验证程序设计的正确性。

    编译成功后,出现如图2-10所示界面:

    ?

    decoder 33. vhd

    令3ri曲tiM Rspcrt

    Ta...

    | rtCrt* SumnurY

    WWWWWW曲垃点田 FIOFtoHOROFklHOAnFl丽阳

    WWWWWW曲垃点田 FIOFtoHOROFklHOAnFl丽阳 S@@@S^_J_J_J_J

    How Status

    Qja「tus n 32-bit Verpgn

    Revision Name

    Top-le^/el Entity Name

    Family

    Device

    Tming Models

    Total togic elements

    Total oOrriNnalicinal functions Dedicatied logk regiisteirs

    Total registers

    Total pins

    To-tal virtual prs

    Total meniory tn is

    Embedded MiJbpber 94sit elements

    T&tel PLLS

    11 J&jM 173 11/01/2011 5J F J Version 血 coder 38

    decoderBS

    Cydone IV E

    EP4CE115FSC7

    Final

    10 / L14.W ( < 1 %)

    10 / 114,480{ < 1%)

    0/114,400(0%)

    0

    14/529(3%)

    0

    0/3r981f312(0%)

    0/532(0%)

    0/^(0%)

    仿真图片:

    3.采用元件例化语句设计8位加法器,并对其进行编译和仿真,初步验证设 计的正确性。

    --ADDER8B.VHD

    LIBRARY IEEE;

    USE IEEE.STD_LOGIC_1164.ALL;

    USE IEEE.STD_LOGIC_UNSIGNED.ALL;

    ENTITY ADDER8B IS

    PORT( C8:IN STD_LOGIC;

    A8:IN STD_L0GIC_VECT0R(7 DOWNTO 0);

    B8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);

    S8:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

    CO8:OUT STD_LOGIC);

    END ENTITY ADDER8B;

    ARCHITECTURE ART OF ADDER8B IS

    COMPONENT ADDER4B IS

    PORT(C4:IN STD_LOGIC;

    A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

    B4:IN STD_LOGIC_VECTOR(

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