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  • FPGA输入输出时钟jitter

    2019-05-17 19:59:01
    xilinx 系列FPGA,假如外部从GC引脚输入一个时钟(来自外部晶振),在FPGA内部通过BUFG之后,直接在通过GC引脚输出,对时钟jitter的影响有大 在已知输入晶振jitter的前提下,哪些资料上能查到pin和bufg的抖动。
  • FPGA时钟设计

    2021-01-19 22:24:36
    在PLD/ FPGA 设计中的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/ FPGA 都具有专门的全局时钟引脚, 它直接连到器件中的...
  • FPGA设计的步是决定需要什么样的时钟速率,设计中快的时钟将确定FPGA必须能处理的时钟速率。...抖动S是触发器的一个时钟输入到另一个触发器的时钟输入之间的延迟。为使电路正常工作,抖动必须小于两个触发
  • FPGA设计的第一步是决定需要什么样的时钟速率,设计中最快的时钟将确定FPGA必须能处理的时钟速率。...抖动S是触发器的一个时钟输入到另一个触发器的时钟输入之间的最大延迟。为使电路正常工作,抖动
  • FPGA之间PLL输出时钟的同步

    千次阅读 2019-08-27 17:49:29
    需求分析,当FPGA芯片之间采用一个时钟作为输入,且要求每个FPGA PLL输出的clk200MHZ时钟的相位在不同的FPGA之间是同步的。可以采用下面的方法配置PLL。 PLL配置如下图所示 ...

     

     

     

    需求分析,当多个FPGA芯片之间采用一个时钟作为输入,且要求每个FPGA PLL输出的clk200MHZ时钟的相位在不同的FPGA之间是同步的。可以采用下面的方法配置PLL。

    PLL配置如下图所示

     

     

     

     

     

     

     

     

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  • 在PLD/ FPGA 设计中最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/ FPGA 都具有专门的全局时钟引脚, 它直接连到器件...
  • 现在的FPGA正变得越来越复杂,向引脚分配信号的任务曾经很简单,现在也变得相当繁复。下面这些用于向用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信号指配,并减少反复的次数...
    现在的FPGA正变得越来越复杂,向引脚分配信号的任务曾经很简单,现在也变得相当繁复。下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信号指配,并减少反复的次数。这里有一个前提,即假定设计师已经根据设计的大概规模和信号要求确定了目标器件范围和型号。对以下每一步都应在考虑单极信号前优先考虑差分对信号。  
    1. 最先指配那些只能在特定引脚上工作的特殊信号,正常情况下是指串行I/O信号和全局时钟信号。

    2. 其次指配大型和/或高速信号总线,特别是那些要跨越多个库或区域的信号。如果总线需要局部时钟,那么就要考虑具有更多局部时钟引脚的库或区域,并先指配局部时钟。

    3. 如果针对FPGA器件采用了多种I/O标准,那么设计师还必须先考虑将I/O信号映射到库/区。这一步需要慎重考虑,因为许多I/O标准和参考电压是不兼容的。一些I/O标准要求在特殊引脚上输入参考电压,使得这些引脚不可再用于一般用途。将高速输出和双向信号分开指配在一定程度上可避免同时开关输出噪声(SSO)问题。

    4. 采用第二步中相同的基本规则指配速度较慢和约束较少的总线,但不用太多考虑SSO等问题。

    5. 最后完成个别信号的指配。如果只剩下少量引脚,或在第一次反复时用完了所有的引脚,可以考虑选用具有更多I/O数量的下一种器件,因为根据市场情况肯定还会临时增加某些功能,而且没有哪个设计师愿意在设计的最后阶段再做一遍指配过程吧。

      在以上每一步中,要建立含有正确信号分配和I/O标准的约束文件,以及含有I/O设计部分的HDL文件。然后再开始布局和布线,因为按从最多约束信号到最少约束信号的顺序可以更好地发现错误。9ee9b803de8a067649564a30617d3cab.gif

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  • 现在的FPGA正变得越来越复杂。向引脚分配信号的任务曾经很简单,现在也变得相当繁复。下面这些用于向用途引脚指配信号的指导方针有助于设计师根据从最多到最少的约束信号指配原则提前考虑信号指配,并减少反复的...
    现在的FPGA正变得越来越复杂。向引脚分配信号的任务曾经很简单,现在也变得相当繁复。下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据从最多到最少的约束信号指配原则提前考虑信号指配,并减少反复的次数

    这里有一个前提,即假定设计师已经根据设计的大概规模和信号要求确定了目标器件范围和型号。以下每一步都应在考虑单极信号前优先考虑差分对信号。

    步骤1、最先指配那些只能在特定引脚上工作的特殊信号,通常情况下是指串行I/O信号和全局时钟信号。2、然后指配大型和/或高速信号总线,特别是那些要跨越多个库或区域的信号。如果总线需要局部时钟,那么就要考虑具有更多局部时钟引脚的库或区域,并先指配局部时钟。3、如果针对FPGA器件采用了多种I/O标准,那么设计师还必须先考虑将I/O信号映射到库/区。这一步需要慎重考虑,因为许多I/O标准和参考电压是不兼容的。一些I/O标准要求在特殊引脚上输入参考电压,使得这些引脚不可再用于一般用途。将高速输出和双向信号分开指配在一定程度上可避免同时开关输出噪声(SSO)问题。4、采用和第二步中相同的基本规则指配速度较慢、约束较少的总线,但不用太多考虑SSO等问题。5、最后完成余下个别信号的指配。如果只剩下少量引脚,或在第一次反复时用完了所有的引脚,可以考虑选用具有更多I/O数量的下一种器件,因为根据市场情况肯定还会临时增加某些功能,而且没有哪个设计师愿意在设计的最后阶段再做一遍指配过程吧。在以上每一步中,都要建立含有正确信号分配和I/O标准的约束文件,以及含有I/O设计部分的HDL文件。然后再开始布局和布线,因为按从最多约束信号到最少约束信号的顺序可以更好地发现错误。

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     FPGA设计中,经常会出现由于设计不合理产生的布线问题,较为突出的一点就是门控时钟和多扇出问题。

     

     门控时钟指的是不用FPGA内部的全局时钟资源BUFG来控制触发器的时钟沿输入端而是采用组合逻辑和其它时序逻辑(如分频器)产生的信号作为触发器的时钟沿输入端。门控时钟容易带来时钟漂移、毛刺等,使得触发器误动作,通常,对于驱动的触发器数量较少的门控时钟,编译器可以自动将分布时钟缓冲器将其布线优化,但是对于驱动触发器较多的门控时钟,将会使布线不稳定,重者造成设计混乱。门控时中较多,也会使得整个设计的最大工作速度下降,降低产品的性能。

     

     对于门控时钟问题,通常的解决办法是将分频器做成与系统时钟宽度一个周期宽度的脉冲信号,所谓系统时钟就是用全局时钟资源BUFG驱动的高扇出、零漂移、零畸变的时钟资源,在FPGA内部的布线结构是树形结构。

     

     将分频器的输出送入触发器的ce端,当系统时钟到来时,检测ce信号的有效性,当ce信号有效时,将触发器的输出改变,和分频器的作用完全一样,而且这样处理也使得布线更加优化。

     

     对于多扇出问题,通常是指用一个节点驱动多个下级逻辑器件,对于门控时钟驱动较多的触发器,也可以归为此类问题,此问题会严重影响FPGA布线的稳定性,设计的时候要多加注意,此时采用的是复制寄存器策略:

     

     CLK为系统时钟,M1为1MHz方波信号,由于M1信号驱动的模块较多,所以M1的扇出较多(假定扇出数为140),为了减少扇出,用系统时钟采样,将M1信号驱动7个D触发器,然后将7个D触发器的输出端分给7个模块,这样每个复制点(DUP0~DUP6)平均扇出变为20,M1的信号扇出变为7,这样就减少了每个信号的扇出,优化了逻辑,也提高了设计的整体性能。

     

    上述模块的VHDL语言描述为:

     

    library ieee;

    use ieee.std_logic_1164.all;

     

    entity RegDup is

    port(clk:in std_logic;

            Dup:out std_logic_vector(6 downto 0);

            M1:in std_logic);

    end RegDup;

     

    architecture rtl of RegDup is

    begin

    process(Clk)

    begin

      if Clk'event and Clk='1'then          --系统时钟采样

        Dup(0)<=M1;            --复制M1信号

        Dup(1)<=M1;

        Dup(2)<=M1;

        Dup(3)<=M1;

        Dup(4)<=M1;

        Dup(5)<=M1;

        Dup(6)<=M1;

      end if;

    end process;

    end rtl;

    转载于:https://www.cnblogs.com/Jerome_Lee/archive/2009/11/30/1612017.html

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多时钟输入fpga