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  • 多路转换开关芯片4051

    2011-09-08 19:32:05
    The CD4051B, CD4052B, and CD4053B analog multiplexers are digitally-controlled analog switches having low ON impedance and very low OFF leakage current.
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  • 介绍:  JEDEC Standard No. 204B (JESD204B)—A standardized serial interface between data converters ... 也就是说这是一个高速模数信号转换芯片与逻辑器件芯片之间的标准接口。  JEDEC是开发微电子行业

    原文地址:https://www.cnblogs.com/likaiwei/p/9564664.html

    介绍:

      JEDEC Standard No. 204B (JESD204B)—A standardized serial interface between data converters (ADCs and DACs) and logic devices (FPGAs or ASICs)

      也就是说这是一个高速模数信号转换芯片与逻辑器件芯片之间的标准接口。

      JEDEC是开发微电子行业开放标准的全球领导者,拥有3,000多名志愿者,代表近300家成员公司。官网:https://www.jedec.org/

    特点:

      优点:具有所有高速串行接口的优点(减小芯片封装大小、引脚数量;减小电路板PCB面积;功率一定时提供更大的吞吐量。);

      速度:每个Lane/通道高达12.5 Gbps(12.5 * 10 ^ 9 bits per second = 12.5 * 10 ^ 8 Bytes per second(8b/10b编码) ~= 1192.0929 MBytes per second(除以1024 ^ 2))。

    子类:

      JESD204B接口共有三个子类:Subclass 0 Subclass 1 Subclass 2(常见Subclass 1,不同子类的区别主要跟信号SYSREF和SYNC~的有无有关):

      Subclass 0 uses device clock, lanes, and SYNC~(子类0只有SYNC~信号);

      Subclass 1 uses device clock, lanes, SYNC~, and SYSREF(子类1有SYNC~和SYSREF信号);

      Subclass 2 uses device clock, lanes, and SYNC~(子类2只有SYNC~信号)。

    架构:

      

      以上图片来自:http://www.ti.com/lit/ml/slap161/slap161.pdf

     

      图中显示了一个基本的JESD204B(Subclass 1)的架构,时钟产生器给收发双方提供Device Clock及SYSREF信号;发送方通过串行接口发送数据至接收方,接收方通过SYNC~信号控制发送进程。

     

      

      以上图片来自:http://www.ti.com/lit/ml/slap161/slap161.pdf

      从图中我们可以看到:

      架构分三层:1 Transport Layer / 传输层;2 Link Layer / 链路层;3 Physical Layer / 物理层。

      比较重要的信号有Device Clock、SYSREF和SYNC~:

      Device Clock提供外部统一同步时钟;

      SYSREF由外部时钟产生器生成;

      SYNC~由接收发给发送,用于同步。

      deterministic link latency

      

      

    上图中各参数:

    M=8表示共有8路ADC;S=1表示一帧中包含了1次采样;N=11表示ADC采样精度为11;N'=13表示采样精度11bits+控制位2bits;CS=2表示控制位为2bits;L=4表示Lane的数量为4;F=4表示每个Lane的每个帧有4个字节;K=User Defined表示由用户定义的每个多帧里面有几个帧;Control bits用于表示ADC是否溢出或;Tails Bits用于填充,可以固定为0或填充伪随机序列;

    上述参数都是通过寄存器进行设置的。

     

      

     

      

     

     

    初始化:

      JESD204B通过三个阶段来建立同步链路:代码组同步(code group synchronization, CGS),初始化通道同步(initial lane synchronization, ILAS),数据传输阶段(data transmission phase)。

     

      1.代码组同步(CGS)阶段

      CGS is the process by which the JESD204B receiver finds the boundaries between the 10-bit symbols in the stream of data.

      CGS阶段:

      a 首先由接收端将SYNC信号拉低(表示请求与发送端同步);

      b 发送端检测到SYNC信号拉低后,发送连续的K28.5字符;

      c 接收端利用CDR(时钟数据恢复)技术,提取到四个连续的K28.5字符(表示同步完成)后,将SYNC拉高;

      d 发送端检测到SYNC信号拉高后,即代表CGS阶段的完成,代码组同步阶段完成,进入ILAS阶段。

      换个说法再来一遍:各接收器(FPGA)必须利用时钟和数据恢复(CDR)技术,在ADC传来的输入数据流中找到K28.5字符。一旦在所有链路通道上检测到某一数量的连续K28.5字符,接收器模块就会解除置位至发送器模块的SYNC~信号。在JESD204B中,发送模块捕捉SYNC~信号的变化,并在下一个本地多帧时钟(LMFC)边界上启动ILAS。

     

      2.初始通道同步(ILAS)阶段

      ILAS的主要作用是对齐链路的所有通道,验证链路参数,以及确定帧和多帧边界在接收器的输入数据流中的位置。

      

      The ILAS phase follows the CGS phase and begins on the next LMFC boundary after SYNCINB± deassertion.

      

     

      The ILAS consists of four mulitframes, with an /R/ character marking the beginning and an /A/ character marking the end.

      ILAS包含4个多帧,由一个/R/码开始,由一个/A/码结束(/R/码为/K28.0/ /A/码为/K28.3/);

      The ILAS begins by sending an /R/ character followed by 0 to 255 ramp data for one multiframe. On the second multiframe, the link configuration data is sent, starting with the third character. The second character is a /Q/ character to confirm that the link configuration data follows. All undefined data slots are filled with ramp data. The ILAS sequence is never scrambled.

      The four multiframes include the following:

      Multiframe 1 begins with an /R/ character (/K28.0/) and ends with an /A/ character (/K28.3/).

      Multiframe 2 begins with an /R/ character followed by a /Q/ character (/K28.4/), followed by link configuration parameters over 14 configuration octets (see Table 31) and ends with an /A/ character. Many of the parameter valuesare of the value – 1 notation.

      Multiframe 3 begins with an /R/ character (/K28.0/) and ends with an /A/ character (/K28.3/).

      Multiframe 4 begins with an /R/ character (/K28.0/) and ends with an /A/ character (/K28.3/).

     

      3.用户数据阶段

      在这一阶段,用户数据根据发送器(ADC)中定义并转发到接收器(FPGA)的链路参数,以流形式从发送器传输到接收器。接收器模块处理并监视收到的数据有无错误,包括运行差异不正确(8B/10B错误)、不在表中(8B/10B错误)、意外控制字符、 ILAS不正确和通道间偏斜。如果接收器检测到了错误,将会通过SYNC~报告错误。

     

     

    参考:

    ADI AD9695;

    TI JESD204B;

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  • 用stc单片机内部ad采集多路交流信号,有两种办法: 一、用两个AD转换芯片,两路模拟量分别接一个。用单片机控制两个AD芯片同时启动转换,这样基本可以实现采集到同一时刻的两路模拟量值。 二、用两个采样保持器...

    用stc单片机内部ad采集多路交流信号,有两种办法:
      一、用两个AD转换芯片,两路模拟量分别接一个。用单片机控制两个AD芯片同时启动转换,这样基本可以实现采集到同一时刻的两路模拟量值。
      二、用两个采样保持器(LF398),来暂时保存模拟量的瞬时值。两个保持器后面接模拟多路转换器,模拟多路转换器后面接一个AD转换器。过程是这样的:要采集之前先给两个采样保持器一个保持信号,紧接着选择多路开关通道,紧接着启动AD转换器。分别选择多路开关的两个通道,来取得两路模拟量的值。因为有采样保持器的存在,可以保证采集到的模拟量是同一时刻的。
      单片机(Microcontrollers)是一种集成电路芯片,是采用超大规模集成电路技术把具有数据处理能力的中央处理器CPU、随机存储器RAM、只读存储器ROM、多种I/O口和中断系统、定时器/计数器等功能(可能还包括显示驱动电路、脉宽调制电路、模拟多路转换器、A/D转换器等电路)集成到一块硅片上构成的一个小而完善的微型计算机系统,在工业控制领域广泛应用。从上世纪80年代,由当时的4位、8位单片机,发展到现在的300M的高速单片机。

    
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  • 美国国家半导体公司 (National Semiconductor) 宣布推出业界首款内置 2:1 多路转换视频开关的解码器,其优点是可以利用模拟技术将标准及高清晰度视频信号 (YPbPr) 准确转为电脑视频 (RGB) 格式。...
  • 模拟转换芯片:ADC芯片参数及介绍

    千次阅读 2019-12-19 15:43:02
    DC芯片是将模拟的信号转换为真实可见的数字信息的一个转换芯片,在现代科技中它有着举足轻重的位置,是现代化发展中不可或缺的元器件之一。 ADC芯片主要看两个基本指标,一个是速度—Speed,一个是精度—Resolution...

    DC芯片是将模拟的信号转换为真实可见的数字信息的一个转换芯片,在现代科技中它有着举足轻重的位置,是现代化发展中不可或缺的元器件之一。

    ADC芯片主要看两个基本指标,一个是速度—Speed,一个是精度—Resolution。顾名思义,速度代表着ADC可以转换多大带宽—Bandwidth的模拟信号,带宽对应的就是模拟信号频谱中的最大频率。精度就是衡量转换出来的数字信号与原来的模拟信号之前的差距。

    ADC第一步操作是对模拟信号进行采样,说到采样,小麒要先引入一个20世纪信息论中伟大的香农-奈奎斯特采样定理:为了不失真地恢复模拟信号,采样频率应该大于等于模拟信号带宽的2倍。换句话说,如果ADC的采样频率是Fs(Hz),那么它可以转换的模拟信号带宽至多是Fs/2(Hz)。对应采样频率为Fs(Hz)的ADC,它在时域里1秒中可以采集(1/Fs)点的信息。对于ADC的速度指标,我们通常用单位SPS(Sample Per Second)来表示,比如1MSPS代表着1M Samples Per Second,对应的ADC的采样频率就是1MHz,可以转换的模拟信号带宽至多是0.5MHz。

    ADC第二步操作就是把采样的模拟信号量化成数字信号。数字信号代表的数值与模拟信号的真实数值之间的差距越小,代表着ADC的精度越高,我们通常用N-bit来表示精度,比如10-bit代表着数值之间的最大差距是1/(2^10)。精度越高的ADC,转换出来的数字信号越接近于原来真实的模拟信号。

    ADC芯片的精度越来越高,所使用的方向也越来越广。如PCBA方案开发鼎盛合的ADC芯片大多数就使用在测量衡器上面,与传感器等元器件配合使用做测量衡器的PCBA方案开发。像芯片CS1237具有一路差分输入通道,内置温度传感器和高精度振荡器等功能,主要使用在精密测量及控制系统上面。

    CS1243是一款高精度24位Sigmal-Delta模数转换器(ADC),内部集成低噪声放大器。CS1243有效精度(ENOB)可达22位,可广泛应用于高精度测量领域。

    CS1256是一个包括一个ADC信号链和人体阻抗测量模块(BIM)、一个Sigma-delta ADC及数字滤波器Digital Filter;其中ADC信号链包括有输入MUXP/MUXN,可编程低噪声增益放大器(PGA);MUXP/MUXN 具有3个内部输入通道;PGA 和ADC具有多种增益选择,数字滤波器可配置为多种输出速率。人体阻抗测量模块采用正弦激励源,将人体阻抗转化为电压信号送到ADC信号链进行测量,可以支持多电极、多频率人体阻抗测量。

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  • 一百页的芯片手册,经常看过后又记不清了,每次都得重新去翻阅,所以整理成中文的,翻遍查阅。在此分享给同样有需求的人,如有错误,恳请指出,谢谢! 一、简要介绍 ADS129X用于生理信号测量的低功耗、8通道、...

    写在前面:最近做项目用到TI公司的用于生理信号测量的低功耗、8通道、24位模拟前端的ADS1298芯片,于是研究了下芯片手册。一百多页的芯片手册,经常看过后又记不清了,每次都得重新去翻阅,所以整理成中文的,翻遍查阅。在此分享给同样有需求的人,如有错误,恳请指出,谢谢!

     

    一、简要介绍

    ADS129X用于生理信号测量的低功耗、8通道、24位模拟前端

    1 特性
    1• 8 个低噪声可编程增益放大器 (PGA) 8 个高分辨率模数转换器 (ADC)ADS1298ADS1298R
    低功耗: 每通道 0.75mW
    输入引入噪声: 4μVPP150Hz 带宽 (BW)G =6
    输入偏置电流: 200pA
    数据速率: 250SPS 32kSPS
    共模抑制比 (CMRR)–115dB
    可编程增益: 123468 12
    支持满足 AAMI EC11EC13IEC60601-1IEC60601-2-27 IEC60601-2-51 标准的系统
    单极或双极电源:– AVDD = 2.7V 5.25V – DVDD = 1.65V 3.6V
    内置右腿驱动放大器、 导联断开检测、 威尔逊中心终端、 起搏检测、 测试信号
    集成型呼吸阻抗测量
    数字起搏检测功能
    内置振荡器与基准
    串行外设接口 (SPI)™- 兼容串口
    2 应用
    医疗仪器(心电图 (ECG)、 肌电图 (EMG) 和脑电图 (EEG)) :病人监护; 动态心电图, 事件, 压力, 以及生命体征, 包括 ECGAED、 远程医疗双谱指数 (BIS)、 诱发音频电位 (EAP)、 睡眠监护仪

    3 说明

    ADS1294ADS1296ADS1298 (ADS129x) ADS1294RADS1296RADS1298R (ADS129xR)是多通道同步采样24 Δ-Σ 模数转换器 (ADC) 系列, 内置有可编程增益放大器 (PGA)、 内部基准以及板载振荡器。

    ADS129x ADS129xR 包含 医疗心电图 (ECG) 和脑电图 (EEG) 应用中通常所需的全部功能。 凭借高集成度和出色性能, ADS129x ADS129xR 能够以大幅缩小的尺寸、 显著降低的功耗和整体成本开发可扩展的医疗仪器系统。

    ADS129x ADS129xR 的每个通道都有一个灵活的输入复用器 (mux), 此复用器能够独立连接至内部生成的信号以进行测试、 温度、 和导联断开检测。 此外, 可选择输入通道的任一配置生成右腿驱动 (RLD) 输出信号。 ADS129x ADS129xR 工作数据速率高达32kSPS, 因此可实现软件起搏检测。 可通过上拉/下拉电阻或激励电流//电流源在器件内部实现导联断开检测。3个集成放大器用于生成标准 12 导联 ECG 所需的威尔逊中心终端 (WCT) 和戈德伯格中心终端(GCT)ADS129xR 版本包含全集成呼吸阻抗测量功能。 可在高通道数系统中采用菊花链配置串联多个ADS129x ADS129xR 器件。

    封装选项包括微型 8mm × 8mm64 焊球 BGA TQFP-64 封装。 ADS129x BGA 版本
    的商业级额定温度范围为 0°C 70°CADS129xRBGA ADS129x TQFP 版本的工业级额定温度范围为 -40°C +85°C

     

    二、综述

        ADS129X是低功耗、多通道、同时采样、具有集成可编程放大器(PGA)的24位delta-sigma(ΔΣ)模拟-数字转换器。这些设备包含各种不同的心电图的特定功能,使它们非常适用于可扩展的心电图(ECG),脑电图(EEG)和肌电图(EMG)的应用。通过关闭适用于心电图的特定功能电路,这些设备也可用于高性能多通道数据采集系统中。

        ADS129X有一个高度可编程多路复用器,可用于温度、供电、输入短路和RLD(右腿驱动)测量此外,该多路复用器允许任何输入电极被编程为患者参考驱动器。PGA增益从7个设置中选择:1、2、3、4、6、8或12.设备中的ADC提供250SPS-32kSPS的数据率。使用SPI兼容的接口与设备通信。该设备提供4个通用GPIO引脚供一般使用。通过使用START引脚可同步多个设备。

        将内部参考设置为2.4V或4V。内部振荡器产生一个2.048MHz的时钟。通用的/多功能的(versatile)右腿驱动模块允许选择任意电极组合的平均值来产生患者的驱动信号。导联断开检测(Lead-off)是通过上拉或下拉电阻,或者使用电流源或汇流器(current source or sink)完成的,内部交流导联检测特性也可用。这些设备支持硬件步数检测和软起搏检测(pace detection)。使用Wilson中央终端(WCT)模来产生标准12导联心电图的WCT点。

        此外,ADS129xR在信号通道1还为内部呼吸调制器和解调器电路提供选择。

    关于该芯片的详细资料,见博客该系列的其他文章

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多路信号切换芯片