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  • 多路复用器结构图
    2022-04-09 10:17:03

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    题目1:


    题目1:

    创建一位宽的 2 对 1 多路复用器。当 sel=0 时,选择 a。当 sel=1 时,选择 b。

    模块声明

    module top_module( 
        input a, b, sel,
        output out ); 

    通过分析题意可知:这题要求实现的是一个简单的数据选择器。也可以直接用三目条件语句实现或者分析其逻辑结构使用逻辑表达式(真值表)方式来实现

    法1:使用数据选择器实现

    module top_module( 
        input a, b, sel,
        output out ); 
        always@(sel)
            case(sel)
                1'b0: out = a;
                1'b1: out = b;
            endcase
    endmodule

    法2:直接使用三目条件语句实现

    module top_module( 
        input a, b, sel,
        output out ); 
    assign out = sel ? b:a;
    endmodule

    法3:使用逻辑表达式实现

    module top_module( 
        input a, b, sel,
        output out ); 
        assign out = (!sel&a) | (sel&b);
    endmodule

    运行结果:

     

    题目2:

    创建 100 位宽、2 对 1 多路复用器。当 sel=0 时,选择 a。当 sel=1 时,选择 b。

    模块声明

    module top_module( 
        input [99:0] a, b,
        input sel,
        output [99:0] out );

    这题与题目1的区别在于输入和输出位宽由原来的1位变成100位。由于位宽的增加如果使用题目1所用的方法3来实现程序将会报错,这是因为sel只有一位,输入结果只有0或1,而逻辑表达式中的与或运算是按位的。如果直接使用逻辑表达式assign out = (!sel&a) | (sel&b);将会导致运行结果输出的out全为1。如果想要采用逻辑表达式的话。可以用generate for语句来实现。

    法1:采用逻辑表达式实现

    module top_module( 
        input [99:0] a, b,
        input sel,
        output [99:0] out );
    genvar i;
        generate 
                for(i=0;i<100;i=i+1)
                          begin:ab100
                              assign out[i] = (!sel&a[i]) | (sel&b[i]);
            end
        endgenerate
    endmodule

    但如果只是实现这一个简单的2对1多路复用器采用generate for语法未免过于复杂,可以考虑直接使用三目条件运算符实现。

    法2:使用三目条件运算符实现

    module top_module( 
        input [99:0] a, b,
        input sel,
        output [99:0] out );
    assign out = sel ? b:a;
    endmodule

    法3:使用数据选择器实现

    module top_module( 
        input [99:0] a, b,
        input sel,
        output [99:0] out );
        always@(sel)
            case(sel)
                1'b0: out = a;
                1'b1: out = b;
            endcase
    endmodule

    运算结果:

     小结:对比题目1和题目2所使用的三种方法可知:使用逻辑表达式的方法(即数据流的建模方式)需要考虑位宽的问题,使用行为级建模的方式(数据选择器和三目运算)则不需要考虑输入位宽的问题。

    题目3:

    创建 16 位宽、9 对 1 多路复用器。sel=0 选择 a,sel=1 选择 b,依此类推。对于未使用的情况(sel=9 到 15),将所有输出位设置为“1”。

    通过阅读题意:可通过case语句实现。

    代码如下:

    module top_module( 
        input [15:0] a, b, c, d, e, f, g, h, i,
        input [3:0] sel,
        output [15:0] out );
        always@(sel)
            begin
                case(sel)
                    4'b0000: out = a;
                     4'b0001: out = b;
                     4'b0010: out = c;
                     4'b0011: out = d;
                     4'b0100: out = e;
                     4'b0101: out = f;
                     4'b0110: out = g;
                     4'b0111: out = h;
                     4'b1000: out = i;
                   default: out = 16'hffff;
                endcase
            end
            
    endmodule
    

    运行结果:

     

    题目4:

    创建 1 位宽、256 比 1 多路复用器。256 个输入都打包到单个 256 位输入矢量中。sel=0 应选择 in[0],sel=1 选择in[1] 中的位,sel=2 选择in[2] 中的位,依此类推。

    与前面的题目不同,这次的输入变为256位,输出只有一位,但选择向量sel增加至8位。而且题目所说将256个输入都打包到单个256位输入矢量中,而且向量索引本身就是可变的。如果使用case语句将会使程序变得复杂,由此可得代码如下:

    module top_module( 
        input [255:0] in,
        input [7:0] sel,
        output out );
        assign out = in[sel];
    endmodule

    使用quartus ii仿真可得逻辑图:

     

     题目5:

    创建 4 位宽、256 比 1 多路复用器。256 个 4 位输入全部打包到单个 1024 位输入矢量中。sel=0 应该选择in[3:0]中的位,sel=1 选择in[7:4]中的位,sel=2 选择in[11:8] 中的位,依此类推。

    使用Verilog语法中的数组位切片法。

    代码如下:

    module top_module( 
        input [1023:0] in,
        input [7:0] sel,
        output [3:0] out );
       assign out = {in[sel*4+3],in[sel*4+2],in[sel*4+1],in[sel*4]};
    endmodule

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    2.用VHDL语言设计一个n-1多路复用器,调用该多路复用器定制为8-1多路复用器。
    ① 理解题意,分析题目要求我们先设计一个n-1的多路复用器,再调用这个多路复用器,构造一个8-1多路复用器。
    ② 打开Quartus II,新建工程,工程命名为dlfuy_8_1,开始编写源代码。
    ③ 写好源代码,保存文件。(如图为源代码,包括n-1多路复用器的实现和调用)

    LIBRARY IEEE;
    use IEEE.std_logic_1164.all;
    use IEEE.std_logic_unsigned.all;
    
    package quzheng is
      function weishu(n:integer) return integer;
    end quzheng;
    
    package body quzheng is
      function weishu(n:integer) return integer is
        variable answer:integer:=0;
        variable myrecord:integer:=1;
        begin
          while(myrecord < n) loop
            myrecord:=myrecord * 2;
            answer:=answer+1;
          end loop;
          return answer;
       end weishu;
    end quzheng;
    
    LIBRARY IEEE;
    use IEEE.std_logic_1164.all;
    use IEEE.std_logic_unsigned.all;
    use IEEE.std_logic_arith.all;
    use work.quzheng.all;
    
    entity fyq_n_1 is
      generic(n:integer);
      port(x:in std_logic_vector(n-1 downto 0);
           s:in std_logic_vector(weishu(n)-1 downto 0);
           y:out std_logic);
    end fyq_n_1;
    
    architecture shixian of fyq_n_1 is
      begin
        y <= x(conv_integer(s));
    end shixian;
    
    
    LIBRARY IEEE;
    use IEEE.std_logic_1164.all;
    use IEEE.std_logic_unsigned.all;
    use work.quzheng.all;
    
    entity dlfyq_8_1 is
      port (x:in std_logic_vector(7 downto 0);
            s:in std_logic_vector(2 downto 0);
            y:out std_logic);
    end dlfyq_8_1;
    
    architecture shixian of dlfyq_8_1 is
      component fyq_n_1 
           generic(n:integer);
           port(x:in std_logic_vector(n-1 downto 0);
           s:in std_logic_vector(weishu(n)-1 downto 0);
           y:out std_logic);
      end component;
      begin 
          gongju:fyq_n_1 generic map(8) port map(x,s,y);
    end shixian;
    

    在这里插入图片描述
    ④ 编译与调试。确保顶层实现的命名和工程名一致。编译成功。
    在这里插入图片描述
    ⑤ 查看RTL视图。
    在这里插入图片描述
    在这里插入图片描述
    ⑥ 结果分析及结论。
    如RTL图所示,最外层实现为调用fyq_n_1,内层为一个八选一的多路复用器。

    ⑦ 功能仿真的波形及验证。
    a.新建波形文件。将选择输入s2-s0输入,并指定被选择的x7-x0。
    b.生成网表,功能仿真。生成网表成功。
    在这里插入图片描述
    功能仿真成功。功能仿真波形图如图所示:
    在这里插入图片描述
    c.结果分析及结论
    0-10.0ns,s=000,8-1多路复用器选择x0,输出y=x0=1,仿真无误。
    30.0-40.0ns,s=001,8-1多路复用器选择x1,输出y=x1=1,仿真无误。
    60.0-70.0ns,s=010,8-1多路复用器选择x2,输出y=x2=1,仿真无误。
    90.0-100.0ns,s=011,8-1多路复用器选择x3,输出y=x3=1,仿真无误。
    120.0-130.0ns,s=100,8-1多路复用器选择x4,输出y=x4=1,仿真无误。
    150.0-160.0ns,s=101,8-1多路复用器选择x5,输出y=x5=1,仿真无误。
    180.0-190.0ns,s=110,8-1多路复用器选择x6,输出y=x6=1,仿真无误。
    210.0-220.0ns,s=111,8-1多路复用器选择x7,输出y=x7=1,仿真无误。
    ⑧ 实现时序仿真。
    a.时序仿真成功。
    在这里插入图片描述
    b.时序仿真波形图如下:
    在这里插入图片描述
    c.结果分析及结论
    在这里插入图片描述
    d.编译【classic timing analysis】-在compilation report中选择【timing analysis】-【tpd】(引脚到引脚的延时)
    在这里插入图片描述
    从x6到y耗时最长,为8.805ns,从x1到y耗时最短,为7.491ns,可结果由耗时最长的那个决定,故整体耗时为8.805ns。

    展开全文
  • 一、实验目的 1.熟悉多路复用器、加法器的...2、利用VHDL语言,使用generic设计n-1多路复用器并调用它定制为8-1多路复用器. 3、了解4位行波加法器、4位先行进位加法器的原理并设计VHDL程序。查看并分析其原理,最后

    因为CSDN传文档内的大量图片排版太麻烦了,所以直接上整个文档导出图,随便吧,反正只是备份存个档,也没什么人看。

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    下面是没有图片的文字部分,只是方便索引,没有排版

    实验二 多路复用器的实现
    班级 姓名 学号
    一、实验目的
    1.熟悉多路复用器、加法器的工作原理。
    2.学会使用VHDL 语言设计多路复用器、加法器。
    3.掌握generic 的使用,设计n-1 多路复用器。
    4.兼顾速度与成本,设计行波加法器和先行进位加法器。

    二、实验内容
    1、利用VHDL语言设计一个8重3-1多路复用器,实现3个八位向量输入,选择一个输出的功能。
    2、利用VHDL语言,使用generic设计n-1多路复用器并调用它定制为8-1多路复用器.
    3、了解4位行波加法器、4位先行进位加法器的原理并设计VHDL程序。查看并分析其原理图,最后进行仿真验证。

    三、实验方法
    1、 实验方法
    采用基于FPGA进行数字逻辑电路设计的方法。
    采用的软件工具是Quartus II。

    2、 实验步骤
    1、 新建,编写源代码。
    (1).选择保存项和芯片类型:【File】-【new project wizard】-【next】(设置文件路径,在本次实验中,我将四个实验项目分别设置三个project name为MUX3_1、N_1MUX、ADDER和PREADD)-【next】(add添加文件,三个实验项目分别设置文件名MUX3_1.vhd、N_1MUX.vhd、ADDER.vhd和PREADD.vhd)-【properties】(检查文件类型type=VHDL)-【next】(三个项目都统一选择芯片类型family=Cyclone;name= EP1C3T100A8)-【next】-【finish】
    (2).新建:【file】-【new】(选择VHDL File)-【OK】
    2、写好源代码,保存文件(分别为MUX3_1.vhd、N_1MUX.vhd、ADDER.vhd和PREADD.vhd)。
    3、编译与调试。确定源代码文件为当前工程文件,点击【processing】-【start compilation】进行文件编译,编译成功。
    4、波形仿真及验证(包括功能仿真和时序仿真)。
    新建一个vector waveform file。通过操作:右击 -【insert】-【insert node or bus】-【node finder】(pins=all;【list】)-【>>】-【ok】-【ok】。接着设置输入波形,然后点击【start simulation】开始仿真,查看时序仿真输出波形图。
    在【assignments】-【setting】-【simulator settings】-【simulation mode】中,将timing修改为functional,然后再点击【processing】- 【Generate Functional Simulation Netlist】成功后点击【start simulation】开始仿真,查看输出功能仿真波形图。
    5、时序分析:选择【start classic timing analyzer】-在compilation report中选择【timing analysis】-【tpd】(查看引脚到引脚的延时)
    6、查看RTL Viewer:【Tools】-【netlist viewer】-【RTL viewer】。

    四、实验过程
    (一)8重3-1多路复用器
    1、 编译过程
    a)源代码如图(VHDL设计)

    b)编译、调试过程
    编译报告,资源消耗如下:
    警告信息共一条:

    c) RTL视图

    d)结果分析及结论
    程序正常通过编译,出现一则警告,提示“定义的管脚没有和外部的管脚连接”。因为本次实验并没有在实体芯片上运行,所以暂时可以不做处理,往下几个实验的警告相同,所以不再赘述。
    2、 波形仿真
    a) 波形仿真过程:插入S、I0、I1、I2和Y五个节点(S、I0、I1、I2为输入节点,Y为输出节点),设置输入波形,点击为S设置计时器信号,从00开始;设置I0为固定输入01010101,I1为固定输入11001101,I2为固定输入00110110,保存并对应仿真。
    b) 功能仿真波形图
    c) 结果分析及结论
    当输入S为00时,Y输出为01010101,即选择了I0输出,正确;
    当输入S为01时,Y输出为11001101,即选择了I1输出,正确;
    当输入S为10时,Y输出为00110110,即选择了I2输出,正确;
    当输入S为11时,Y输出为00000000,因为这种情况下没有对Y进行赋值,所以输出是默认初值。

    d)时序仿真波形图

    e)结果分析及结论
    可以看出每次输入信号S变换后,输出有约15ns的延迟,且输出信号作出反应时产生了在短时间内的信号波动,其余表现同功能仿真.

    3.时序分析
    a)时序分析图

    b)结果分析及结论
    S[0]引脚到Y[0]引脚的实际p2p时间最长,为15.902ns,I0[7]引脚到Y[7]引脚的实际p2p时间最短,为9.617ns。

    (二)设计n-1多路复用器并调用它定制为8-1多路复用器
    1.编译过程
    a)源代码如图(VHDL设计)
    b)编译、调试过程

    编译报告,资源消耗如下:

    c) RTL视图
    d)结果分析及结论
    程序正常通过编译,我通过调用函数以行为描述的方式的设计,从RTL电路原理图看出实际实现的电路模块为选择器。

    3、 波形仿真
    a) 波形仿真过程:插入S,I,Y三个信号(S、I为输入节点,Y为输出节点),设置输入波形,点击为S设置三位计时器信号从000开始,设置I[7~0]为固定输入01011001,保存并对应仿真。

    b) 功能仿真波形图

    c) 结果分析及结论
    自输入S从000到111,应当分别选择I的第0到7位输出看到输出波形随着S输入信号的变换依次为10011010,正确。

    d)时序仿真波形图
    e)结果分析及结论
    可以看出,时序仿真每次输入时变化,输出在延迟13秒左右作出反应,且在部分输入变化时存在冒险;将输入改成按照格雷码进行变换时,输出的冒险很好地消除了(见下图)。

    3.时序分析
    a)时序分析图

    b)结果分析及结论
    S[1]引脚到Y引脚的实际p2p时间为14.796ns ,是所有引脚间tpd最长的,S[2]引脚到Y引脚的实际p2p时间为12.205ns,时延最短。

    (三)行波进位加法器
    1.编译过程
    a)源代码如图(VHDL设计)

    b)编译、调试过程
    编译报告,资源消耗如下:

    c) RTL视图

    d)结果分析及结论
    程序正常通过编译,我采用分层设计方式进行结构描述,利用半加器、全加器,组合成四位行波加法器。

    4、 波形仿真
    a) 波形仿真过程:插入A、B、C0、S、C4五个节点(A、B、C0为输入节点,其余为输出节点),设置输入波形,点击为A设置四位计时器信号,从0000开始,点击为B设置四位计时器信号,从0010开始,C0设置为时钟信号,周期160ns,相位差0,保存并进行对应仿真。

    b)功能仿真波形图与分析
    观察到080ns,在进位输入为0时,输出的是A+B的结果,如4050ns,A输入0100,B输入0110,输出S为1010且输出进位为0,正确;
    但结果存在溢出时,进位输入为1,如70~80ns,A输入0111,B输入1001,计算结果溢出,输出S为0000且输出进位为1表示溢出,正确;
    b) 时序仿真波形图及分析
    可以观察到每次输入变化都会有将近12ns的延迟以及几ns的输出跳动,在部分时候,如60ns处的输入变化所对应的输出甚至发生了溢出位的跳动。
    3.时序分析
    a)时序分析图
    (如右图所示)

    b)结果分析及结论
    可以看到最长的延迟为引脚C[0]到S[3]的,为15.467ns。

    (四)四位先行进位加法器
    1.编译过程
    a)源代码如图(VHDL设计)

    b)编译、调试过程
    编译报告,资源消耗如下:
    c) RTL视图

    d)结果分析及结论
    程序正常通过编译,我采用数据流描述进行设计,利用逻辑门直接计算得出各位的进位输入,得到四位先行进位加法器。

    5、 波形仿真
    c) 波形仿真过程:插入A、B、C0、S、C4五个节点(A、B、C0为输入节点,其余为输出节点),设置输入波形,点击为A设置四位计时器信号,从0000开始,点击为B设置四位计时器信号,从0010开始,C0设置为时钟信号,周期160ns,相位差0,保存并进行对应仿真。

    b)仿真波形图与分析
    波形仿真效果与先行进位加法器类似,这里不再过多说明
    3.时序分析
    a)时序分析图

    b)结果分析及结论
    可以看到最长的延迟为引脚A[0]到C4的,为16.977ns。
    对比行波进位加法器,延迟反而更大,可能是与芯片性能并不理想,电路并没有更好地优化有关。

    五、实验结论
    通过此次试验,我对多路复用器、加法器的工作原理的了解更加深刻。同时也了解generic 的使用。在实验过程中也与老师探讨了n-1多路复用器的其他实现方法,给了我很多启发。

    展开全文
  • 多路复用器和移位逻辑部件设计

    一.多路复用器

    1.功能
            从指令计数器PC,寄存器组的S,D口选择一个数据输出给存储器RAM,对应的选择信号MADD分别为00,01,10,y为输出。

    2.功能描述代码

    always@(a,b,c,MADD)
    begin
    	case(MADD)
    		2'b00: y[7:0]=a[7:0];
    		2'b01: y[7:0]=b[7:0];
    		2'b10: y[7:0]=c[7:0];
    		default: y="XXXXXXXX";    //由于选择信号只有三种,default的情况可以不写
    	endcase
    end

    二.移位逻辑

    1.总线与高阻态
            总线是能够传输多位数据的公共数据通路,总线可连接多个部件,完成定向的数据传输。当数据传输时,不需要向总线传输数据的部件处于高阻态,相当于断路,此时数据在部件之间定向传输。使用硬件描述语言中用zz表示高阻态,8'hZZ表示8位数据端口的高阻态。
    2.模型机的高阻态
            对于模型机,连接在总线上的部件为:指令计数器,通用寄存器组,RAM,移位逻辑,指令寄存器。其中,需要向总线上传输数据的只有
    移位逻辑,RAM。当RAM或移位逻辑不需要向总线输出数据时,他们的输出应该为高阻态。

    3.移位逻辑功能
            移位操作(示例为右移),多余位输出给Cf,将移位后的数据输出。
            

             除了移位操作,还有数据不移位的直接输出,根据模型机结构,函数发生器ALU的输出会给到移位逻辑,当ADD,SUB等运算指令执行时,需要将ALU的结果不移位直接输出到总线,再让通用寄存器组接收总线上的数据,完成运算类指令的执行。
            控制移位操作的信号分别为frbus,flbus,fbus,,当三个信号都为0时,输出高阻态,即此时数据不需要输出到总线上,a为输入,w为输出,端口如下:

     4.功能描述代码

    always@(fbus,flbus,frbus,a)
    begin
    	cf=1'b0;
    	if(fbus==1'b1) w[7:0]=a[7:0];
    	else if(frbus==1'b1) begin w[7:0]={a[0],a[7:1]};cf=a[0]; end
    	else if(flbus==1'b1) begin w[7:0]={a[6:0],a[7]};cf=a[7]; end
    	else w[7:0]=8'hZZ;
    end
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多路复用器结构图