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  • 脉冲编码——rate encoding

    千次阅读 2019-06-25 18:49:22
    rate encoding与脉冲发放率关系密切,基于随时间变化的脉冲数量的平均值对脉冲序列进行编码,即在一个时间编码窗口,有多少脉冲发放。 关于rate encoding,根据不同的取均值方法,有三种不同的理解: spike count...


    rate encoding与脉冲发放率关系密切,是基于随时间变化的脉冲数量的平均值对脉冲序列进行编码,即在一个时间编码窗口,有多少脉冲发放。
    关于rate encoding,根据不同的取均值方法,有三种不同的理解: spike count(随时间变化的平均值)(单个神经元,单次运行)、脉冲密度(多次重复实验上的平均值)(单个神经元,重复运行)、population activity(多个神经元的平均值)(多个神经元,单次运行)。这里,所测得的脉冲都是在特定的时间窗口内发放的,该时间窗口起于刺激的开始,并终于刺激的结束。

    spike count

    (随时间变化的平均值)(单个神经元,单次运行)
    该定义指的是一种时间平均值 ,以计算脉冲持续时间T内的脉冲数量nspn_{sp}
    v=nsp/Tv=n_{sp}/T
    时间窗口的长度T由实验者设置,并取决于记录它的神经元类型和激励。T常取T=100ms和T=500ms。也可以更长或更短。
    如图所示,左图是通过时间平均得到的平均发放率的定义,右图表示增益函数机制,输出频率(即输出脉冲的频率)是总输入(即刺激)的函数。
    平均发放率
    该定义的缺点:这种编码机制只适用于允许生物缓慢响应的输入刺激。这种缓慢响应常见于实验,但却在实际的生物大脑中十分罕见。实际的生物大脑运算只持续很短暂的时间,即需要快速响应。此外,任何被发现具有规律性的东西都有可能被视为噪声。
    从rate coding的角度看,脉冲只是一种长距离传递模拟输出变量ν的便利手段。实际上,传递频率ν的值的最佳编码机制应该是通过间隔为 1/ν 的有规律的脉冲序列。这样的话,频率可以在两个脉冲后被准确测量。从rate coding的角度看,神经元中的实际脉冲序列含有的不规律性就会被认为是噪声。
    为滤除噪声,获得可靠的频率值,就要引入大量脉冲的平均值。

    spike density

    (多次重复实验上的平均值)(单个神经元,重复运行)
    计算多次实验运行中所有脉冲的平均值。这种定义最适合稳定并依赖时间的输入刺激。
    重复同一输入刺激,并把该过程中的神经元的活动记录为 Peri-Stimulus-Time Histogram(PSTH)的脉冲密度。(实验者在用一些输入序列刺激时从一个神经元记录其脉冲数,同样的刺激序列会重复输入几次,并将神经元的响应记录到PSTH中)
    p(t)=(nK(t;t+t))/(Kt)p(t)=(n_K (t;t+∆t))/(K·∆t)
    式中,nK(t;t+t)n_K (t;t+∆t)是指在所有运行结果中脉冲的总数量,仿真从刺激序列输入时刻t开始,∆t 的范围是1或几毫秒,表示仿真时间间隔的长度。K 表示重复运行次数。
    当一群彼此独立的神经元接收到同一刺激时,记录平均发放率要比从单个神经元运行多次,求其运行多次的平均发放率要容易得多。(引出第三种定义)
    脉冲密度
    缺点:无法作为大脑中神经元采用的解码机制。(比如青蛙捕食,不能等昆虫以同样轨迹飞过好多次以后才捕食,它得一次就能捕上,这种定义花的仿真时间太长了)
    优点:如果有一大群神经元接受了同一刺激,那么记录单个神经元并取N次重复运行得到的平均脉冲要比记录单次运行中一群神经元(N个)的平均脉冲容易得多。

    population activity

    (多个神经元的平均值)(多个神经元,单次运行)
    这个概念来自于前面介绍的神经元群概念,将rate code定义为多个神经元上的平均脉冲数量,其中的多个神经元是指具有相同特征并响应同一刺激输入的神经元。(考虑理想情况下,一个群中的神经元都具有相同的特性,特别地,群中所有的神经元应该具有相同的输入模式和输出连接。神经元群m的神经元脉冲输送到另一个神经元群n。理想情况下,神经元群n的每个神经元都从神经元群m的所有神经元处接收了输入。)
    定义式:
    A(t)=1/t(nact(t;t+t))/N=1/t(t(t+t)ijδ(tti(f))dt)/NA(t)=1/∆t (n_act (t;t+∆t))/N=1/∆t ·(∫_t^{(t+∆t)}∑_i∑_jδ(t-t_i^{(f)})dt)/N
    上式的单位是 s1s^{-1}。其中 N 表示神经元群的大小,nact(t;t+t)n_{act} (t;t+∆t)则为神经元群在时间段 t 和 t+∆t 内发放的脉冲总数,且 ∆t 是个很小的间隔。
    pools of neurons
    这种定义解决了第一种定义的问题(population activity变化很快,几乎能瞬时反映输入刺激的特征。响应不慢),但也存在一个问题就是,什么时候才会用该定义来计算来自具有相同特性和连接的神经元群发放的平均脉冲数量。即便如此,rate coding在很多大脑区域中的脉冲建模中都是可行的,并成功用于很多实验。
    缺点:需要具有同样连接的同质神经元群(特征相同的不同神经元的集合),但这不太现实。实际的神经元群会在其内部参数和连接方式中有一定程度的不同。
    优点:population activity(或称pools of neurons)在大脑的许多区域可能是一种有用的编码机制。
    对于非同质神经元群,本概念的定义式要用神经元群上的加权平均值代替。

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    前文提及,通过试验表明,在130M显卡上,单精度浮点加法计算的串行执行要每指令20个时钟周期.与cuda手册上提及
    的4周期差距甚大.(试验结果数据:频率/实测性能=1.5/0.0745679=20.116)

     

    曾考虑到过,现代cpu其实都是以流水线方式处理每一条指令的(取指,译吗,计算,保存结果等等)。进入流水线的前几

    条指令可能因为要在流水线中按脉冲流动,消耗时间会较长。但是一旦启动后,应该是按瓶颈部件的节拍流出结果的啊。
    前文的测试程序表明,最少有7500条相同的单精度浮点加法指令连续流入流水线,流水线的长度不可能有那么长的,
    早充满了。而且,瓶颈部件的节拍也不可能是20个周期。不然的话,当多线程执行时,每4周期就执行不了32条指令!
    而实践表明这个理论值是可以达到的。

     

    基于以上思考,我一下子被卡住了,没法自我解释。呵呵。

     

    直到刚才和网上大牛ic.expert交流,他的一句"这段程序中每条指令都是前后相关的(即下一条指令会用到上一条指令
    的结果),所以他的指令发射状态应该是一条指令走过Read Registerfiles + SP Pipeline后,下一条指令才会继续上

    一条指令的动作"点醒了梦中人。是啊,怎么忘了数据相关呐!前文的程序中,两条指令之间是高度数据相关的。这样,

    也就意味着前一条指令没执行完毕,后一条指令是没法进入流水线的(不然,在不知道前面结果情况下,后面没法得到正

    确的结果--并行的基本限制!)。

     

    前文的试验结果表明,130M上的SP的流水线的总执行时间(从进入到流出)应该是20个时钟周期。(这里注意,不是流水
    线有多少步--并不一定是一个时钟周期一步的。呵呵。后面的继续试验的结果也会证明这点)

     

    继续试验的目的是想搞清楚:

    1)一个sm内不同线程(并行线程)的指令是否能在不同的sp上混合执行的.答案是肯定的.不然,每条指令都要20周期的话,
    前文的测试程序在多线程并行执行时是没法达到理论性能的.而试验结果表明在160条线程并发执行时,实测性能达到了
    11.9340626Gflops.而理论性能是1.5Gx8=12Gflops.(这里的解释是前文的测试程序在一个线程中是两条指令之间是

    高度数据相关的,但在不同线程之间的指令是完全无关的!因此可以充满整个流水线)
    2)8个SP组成的流水线宽度是多少(即同时可以有多少个结果计算完毕)?
    3)已经知道流水线的总执行时间是20个时钟周期,那么,它的瓶颈部件节拍是多少?最少有多少步?

     

    下面说明持续试验的条件(前提):

    试验平台:同前文
    启动参数:block还是1,保证所有的执行在一个sm上进行.而线程数从1到512,测试512种情况.每种测试同样重复执行内

       核10次.for(int ii=0; ii<10; ii++) test1<<<1,n>>>(dres);
    kernel程序test1:同前文
    性能计算公式:乘上并发线程数n
    (1E-9*K*10*FLOP*n)/(tend-tbeg)
    tend和tbeg仍是用QueryPerformanceCounter获取的时间(秒).

     

    试验的运行结果表太大了,这里就不贴具体数据了.从试验结果数据,我们得到了如下的统计结果:

     

    总体观察:在线程数不大于160时,总运行时间是基本相同的.而从161个线程开始,总执行时间每增加16个线程就比增加前多一
    部分.而如果增加的线程数不是16而是在1-16个之间的话,总执行时间和增加16个线程基本是一致的.
    例如:161个线程的总执行时间和176个线程的总执行时间基本相同.而且线程数在161-176之间的话,总执行时间也基本相同.
    都比160个线程的总执行时间多一个增加量(0.04298s).

    1)n从001到160时:

       总执行时间在0.30159s到0.30892s之间变化,平均0.30176s.均方差为0.00069356(均方差/平均=0.23%).
    2)n从161到176时:

       总执行时间的增加量(/增加16线程)在0.04295s到0.04303s之间,平均0.04298s.均方差为0.000034(均方差/平均=0.08%).
    3)n从177到192时:

       总执行时间的增加量(/增加16线程)在0.01701s到0.01750s之间,平均0.01710s.均方差为0.000139(均方差/平均=0.82%).
    4)n从193到208时:

       总执行时间的增加量(/增加16线程)在0.04533s到0.04593s之间,平均0.04565s.均方差为0.000176(均方差/平均=0.38%).
    5)n从209到224时:

       总执行时间的增加量(/增加16线程)在0.01491s到0.01541s之间,平均0.01512s.均方差为0.000152(均方差/平均=1.01%).
    6)n从225到512时:

       总执行时间的增加量(/增加16线程)在0.02935s到0.03562s之间,平均0.03004s.均方差为0.000453(均方差/平均=1.51%).

     

    下面尝试对试验数据进行解释:
    1)当并发线程数少于160时,总执行时间基本不变.因此,要塞满整个流水线,至少要160个并发线程.
    2)当流水线塞满后,每增加16个线程,总执行时间才上升,呈阶梯状.说明流水线的宽度是16个线程!(而不是warp的32个!).当增

    加的线程数量不到16个时,流水线的宽度没充分利用,因此总执行时间还是在同一台阶上,而当超过16个时,大于了流水线宽度,总

    执行时间将增加一个流水步的时间.
    3)由上面的1和2,可以得出,流水线的长度是160/16=10个流水步.而流水线的总执行时间是20个时钟周期,那么,每个流水步的

    平均执行时间是20/10=2个时钟周期.
    4)先看统计结果6):当n从225到512时,总执行时间的增加量为每增加16线程(即每多一流水步)增加0.03004s.我们知道在

    n=160时,流水线的总执行时间是20.116个时钟周期,时间为0.30176s.因此,每当增加一流水步,总执行时间增加0.03004s/

    0.30176s*20.116个时钟周期=2.00253个时钟周期.因此,流水线中瓶颈部件节拍是2个时钟周期/步.而又由上面的每个流水

    步的平均执行时间是2个时钟周期.


    可以得到下面的总结:

     

    sm的流水线是10步长16指令宽.每个流水步的执行时间是2个时钟周期.而整个流水线执行时间是20个时钟周期.

     

    结合手册上说的,指令发射部件每2个周期发射一条指令(每步2个时钟周期).sm全力执行时,4个周期可以得到32个计算结果(4/2

    *16=32).所有的一切都得到了解释.

    手册上没说的是,流水线指令的宽度是16而不是32(这也许就是为何有half-warp的说法吧.在这里得到了一定的解释,呵呵.--至于

    warp中指令是"自然"同步的应该也很好解释,即一次把同一warp中的两个half指令一次性塞入流水线入口等等).
    手册上还没说的是流水线长度有10步20周期.最坏时要160个并发线程才能塞满它.(看来,N建议每个block中线程数要在128个以

    上,还不光是隐藏gmem访问延时的要求)

     

    在上面的试验数据中,现在还没法很好解释的是在线程数为161到176时和193到208时,每个流水步超过了2个时钟周期!

    ......继续迷惑中!!!
    (注意:这两组数据如果以32个线程增加两个流水步的角度来看的话,则增加时间分别是0.04298s+0.01710s=0.06008s和0.04565s+0.01512s=0.06077s,对应0.06008s/0.30176s*20.116个时钟周期=4.00506个时钟周期和0.06077s/

    0.30176s*20.116个时钟周期=4.05106个时钟周期.和总体模型还是基本一致的)

     

    折腾了半天,总算至少是自圆其说了,而且不是人云亦云,至少有一定的试验数据支持,算是一个比较合理的解释模型了吧.哈哈.

     

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      CPU的主频,即CPU内核工作的时钟频率(CPU Clock Speed)。通常所说的某某CPU是多少兆赫的,而这个多少兆赫就是“CPU的主频”。很多人认为CPU的主频就是其运行速度,其实不然。CPU的主频表示在CPU内数字脉冲信号震荡的速度,与CPU实际的运算能力并没有直接关系。主频和实际的运算速度存在一定的关系,但目前还没有一个确定的公式能够定量两者的数值关系,因为CPU的运算速度还要看CPU的流水线的各方面的性能指标(缓存、指令集,CPU的位数等等)。由于主频并不直接代表运算速度,所以在一定情况下,很可能会出现主频较高的CPU实际运算速度较低的现象。比如AMD公司的AthlonXP系列CPU大多都能以较低的主频,达到英特尔公司的Pentium 4系列CPU较高主频的CPU性能,所以AthlonXP系列CPU才以PR值的方式来命名。因此主频仅是CPU性能表现的一个方面,而不代表CPU的整体性能。
    它是CPU运算速度的单位,cpu的运算速度单位有MHz、GHz,其中GHz=1024MHz,像P41.7G,就表示CPU的运算速度是1700000000次/秒。
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    CPU时钟周期 :一个是时钟脉冲所需要的时间,也叫节拍脉冲或T周期,它是CPU中最小的时间单位
    主频(CPU时钟频率):1秒中的时钟脉冲数,即时钟周期的倒数
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    A 50% 2
    B 20% 3
    C 10% 4
    D 20% 5
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