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  • 设计、实现八位二进制数全加器 设计思路 总体设计为三输入,两输出。具体:实体声明部分描述电路模块的端口,即指定输入输出口及其大小。设计具有8位位宽的矢量或总线端口信号a,b以及标准一位输入的cin。然后在...

    实验题目
    设计、实现八位二进制数全加器

    设计思路
    总体设计为三输入,两输出。具体:实体声明部分描述电路模块的端口,即指定输入输出口及其大小。设计具有8位位宽的矢量或总线端口信号a,b以及标准一位输入的cin。然后在结构体描述部分对电路模块的功能进行描述,指明整个电路时如何运作的:对3个二进制的9位矢量数进行加法运算输出到data。
    使用两个四位二进制加法器组成。

    功能设计
    实现八位二进制数加法,并保存可能存在的溢出值。

    波形图
    在这里插入图片描述
    源代码

    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity ADD8 is
    	port (a,b : in std_logic_vector(7 downto 0);
    	count : out std_logic;
    cin : in std_logic;
    	dount : out std_logic_vector(7 downto 0) );
    end entity Add8;
    architecture bhv of add8 is
    signal data :std_logic_vector(8 downto 0);
    	begin
    	data <= ('0' & a) + ('0' & b) + ("00000000" & cin);
    	count <= data(8);
    	dount <= data(7 downto 0);
    end architecture bhv;
    

    实验题目
    设计、实现八位无符号二进制数乘法器

    设计思路
    八位乘法器由八位全加器以时序逻辑构成,通过逐项移位相加原理实现乘法。乘数的各位数码从被乘数的最低位开始依次相乘,每相乘一次得到部分积,若为此位的数码为1,则乘数左移后与上一次的和相加;若为0,左移后以全零相加,直至被乘数的最高位,所有的部分积被加过一次可以得到相应的乘积。由于乘数的每一位不是0就是1,对应的部分积不是0就是和被乘数相等的部分积,所以实际作部分积相加这一步时,只要根据乘数的对应位判断,如过该位为1,则将累加器中的数据加上被乘数再移位;如该位为0时,就不加被乘数而直接移1位。然后对乘法器的进行自顶而下设计,把乘法器的设计分成几个功能模块,进而逐步细化。该任务需了解各个模块的引脚含义以及内部构造,并对各个模块的实现功能进行分析,通过VHDL对这些模块进行编程,调试。最后在QuartusⅡ进行模拟仿真,得出正确的运行结果。

    功能设计
    本设计采用移位和加法来实现两个8位二进制数相乘,使用VHDL语言完成八位乘法器,以及如何做二进制位相乘的运算过程。该乘法器是由八位加法器构成八位乘法器,通过逐项移位相加来实现乘法功能,并以QuartusⅡ软件工具进行模拟。

    波形图
    在这里插入图片描述
    源代码:

    1.library ieee;                               //四位二进制并行加法器                   
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity add4 is
    port( cin:in std_logic;
          a,b:in std_logic_vector(3 downto 0);
            s:out std_logic_vector(3 downto 0);
           cout:out std_logic);
    end;
    architecture one of add4 is
      signal sint,aa,bb:std_logic_vector(4 downto 0);
    begin
             aa<='0' & a;
             bb<='0' & b;
         sint<=aa+bb+cin;
      s<=sint(3 downto 0);
    cout<=sint(4);
    end;
    
    2.library ieee;          //由两个加法器结合成八位加法器;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity add8 is
    port( cin:in std_logic;
          a,b:in std_logic_vector(7 downto 0);
            s:out std_logic_vector(7 downto 0);
           cout:out std_logic);
    end;
    architecture one of add8 is
    component add4                    //说明要调用的元件端口
    port( cin:in std_logic;
          a,b:in std_logic_vector(3 downto 0);
            s:out std_logic_vector(3 downto 0);
           cout:out std_logic);
    end component;
    signal carryout: std_logic;
    begin
           u1:add4 port map(cin,a(3 downto 0),b(3 downto 0),s(3 downto 0),carryout);
           u2:add4 port map(carryout,a(7 downto 4),b(7 downto 4),s(7 downto 4),cout);
    end;
    
    3.library ieee;                  //一位乘法器;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity andarith is
    port( abin:in std_logic;
          din:in std_logic_vector(7 downto 0);
            dout:out std_logic_vector(7 downto 0));
    end;
    architecture one of andarith is
    begin
      process(abin,din)
    begin
       for i in 0 to 7 loop
            dout(i)<=din(i) and abin;
             end loop;
      end process;
    end;
    
    4.library ieee;          //乘法运算控制器                 
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity arictl is
    port( clk,start:in std_logic;
           clkout,rstall,ariend:out std_logic);
    end;
    architecture one of arictl is
    signal cnt4b:std_logic_vector(3 downto 0);
    begin
    rstall<=start;
      process(clk,start)
    begin
      if start='1' then cnt4b<="0000";
           elsif clk'event and clk='1' then
               if cnt4b<8 then        //小于8:计数,等于8:表明乘法运算结束
                  cnt4b<=cnt4b+1;
           end if;
    end if;
    end process;
    process(clk,cnt4b,start)
        begin
              if start='0' then
                  if cnt4b<8  then
                     clkout<=clk;    ariend<='0';
                      else clkout<='0'; ariend<='1';
                  end if;
              else clkout<=clk; ariend<='0';
         end if;
           end process;
    end;
    
    5.library ieee;                            
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity reg16b is
    port( clk,clr:in std_logic;
          d:in std_logic_vector(8 downto 0);
           q:out std_logic_vector(15 downto 0));
    end;
    architecture one of reg16b is
    signal r16s:std_logic_vector(15 downto 0);
    begin
      process(clk,clr)
    begin
       if clr='1' then r16s<="0000000000000000";
        elsif clk'event and clk='1'  then
            r16s(6 downto 0)<=r16s(7 downto 1);
               r16s(15 downto 7)<=d;
       end if;
    end process;
       q<=r16s;
    end;
    
    6.library ieee;                         //8位右移寄存器:在时钟信号作用下,进行输入值的移位与锁存。           
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity sreg8b is
    port( clk,load:in std_logic;
          din:in std_logic_vector(7 downto 0);
           qb:out std_logic);
    end;
    architecture one of sreg8b is
    signal reg8:std_logic_vector(7 downto 0);
    begin
      process(clk,load)
    begin
        if clk'event and clk='1'  then
         if load='1' then reg8<=din;
          else reg8(6 downto 0)<=reg8(7 downto 1);
            end if;
         end if;
       end process;
      qb<=reg8(0);
    end;
    
    7.library ieee;               //8位乘法器顶层设计
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity mult8x8 is
    port( clk:in std_logic;
    start:in std_logic;
          a,b:in std_logic_vector(7 downto 0);
             dout:out std_logic_vector(15 downto 0);
          ariend:out std_logic);
    end;
    architecture struc of mult8x8 is 
    component add8 is
    port( cin:in std_logic;
          a,b:in std_logic_vector(7 downto 0);
            s:out std_logic_vector(7 downto 0);
           cout:out std_logic);
    end component;
    component andarith is
    port( abin:in std_logic;
          din:in std_logic_vector(7 downto 0);
            dout:out std_logic_vector(7 downto 0));
    end component;
    component arictl is
    port( clk,start:in std_logic;
           clkout,rstall,ariend:out std_logic);
    end component;
    component reg16b is
    port( clk,clr:in std_logic;
          d:in std_logic_vector(8 downto 0);
           q:out std_logic_vector(15 downto 0));
    end component;
    component sreg8b is
    port( clk,load:in std_logic;
          din:in std_logic_vector(7 downto 0);
           qb:out std_logic);
    end component;
    signal gndint  :std_logic;
    signal intclk  :std_logic;
    signal rstall  :std_logic;
    signal qb  :std_logic;
    signal andsd  :std_logic_vector(7 downto 0);
    signal  dtbin :std_logic_vector(8 downto 0);
    signal  dtbout :std_logic_vector(15 downto 0);
    begin 
        dout<=dtbout; gndint<='0';
    u1:arictl port map( clk,start,intclk,rstall,ariend);
    u2:sreg8b port map(intclk,rstall,b,qb);
    u3:andarith port map(qb,a,andsd);
    u4:add8 port map(gndint,dtbout(15 downto 8),andsd,dtbin(7 downto 0),dtbin(8));
    u5:reg16b port map(intclk,rstall,dtbin,dtbout);
    end;
    

    学习心得
    通过本次课外实验项目,我了解了如何使用QuartusⅡ软件、加深了对VHDL语言结构的认识以及如何设计加法乘法器。虽然途中出现了一些困难与问题,比如说运行波形图时结果出现毛刺,设置为功能仿真后又出现Error等等的问题。但是我还是在查询资料的过程中,通过对同一个工程下不同程序的连接,逻辑结构的梳理,对最后结果的测试验证等方面的学习,加深了对整个代码及软件的认识。。此外,在团队中,我们独立思考,互相分享经验和进步,这也改善了自己的各项能力。

    展开全文
  • 我们设A和B是两个相加的二进制数,C是从下一位获得的进位,两书相加的和在该位的值为Sum,全加器的两个输出仍然是给上一位的进位Carry。 A–B--C Sum–Carry 0–0--0 0–0 0–0--1 1–0 ...

    二进制的全加器

    二进制的算法准则

    在写全加器前,我们先了解二进制的算法准则。
    我们设A和B是两个相加的二进制数,C是从下一位获得的进位,两书相加的和在该位的值为Sum,全加器的两个输出仍然是给上一位的进位Carry。

    A–B--C Sum–Carry
    0–0--0 0–0
    0–0--1 1–0
    0–1--0 1–0
    0–1--1 0–1
    1–0--0 1–0
    1–0--1 0–1
    1–1--0 0–1
    1–1--1 1–1

    从上表得出,只要A、B、C中有任意两个输入的值是1,不管余下的一个输入值是多少,Carry一定会是1。即AB=1、AC=1、BC=1;即C=AB+AC+BC.
    而Sum为1有四种情况,ABC、A(非B)(非C)、(非A)B(非C)、(非A)(非B)C。
    那我们可以写出全加器的前一部分

    def FA(a,b,c):
        Carry = (a and b) or (b and c) or (a and c)#这两行代码就是上面我们总结出的逻辑式,不要看到太多就觉得自己看不懂
        Sum = (a and b and c) or (a and (not b) and (not c)) or ((not a) and b and (not c)) or ((not a) and (not b) and c)
        return Carry,Sum
    

    再让我们想想我们平常做加法时,都是从个位开始计算,在计算机中也是这种方法。而当我们碰到数字不同时,会自动把缺少的那位补零,但计算机不会自己动(计算机要是什么都会自己动我就不会在这敲键盘了……)。
    根据上面这句话我们可以再写一串代码。

    def add(x,y):
        while len(x) < len(y):#用来比较两个输入数字的长度,下面也是
            x = [False] + x#这行代码就是用来补零的,下面也是
        while len(x) > len(y):
            y = [False] + y
        L = []
        Carry = False
        for i in range(len(x)-1,-1,-1):#range函数从零开始计位所以减1,-1表示逆位,-1表示间距
            Carry,Sum = FA(x[i],y[i],Carry)
            L = [Sum] + L
        return (Carry,L)
    

    十进制如何转化成二进制输入

    我们输入一个值看看
    在这里插入图片描述在这里插入图片描述
    我们可以发现该函数可以输入二进制的数,但必须是列表形式,而且必须每个数占一个元素。
    那么我们可以定义一个函数,首先把十进制转化成二进制,再将每个数一个个取出,加入列表中。

    def Deci(E,F):
        e = list(str(bin(E)))
        f = list(str(bin(F)))
        x = e[2:]#因为转化成二进制,前面有0b这个表示二进制的标志也会加入列表,所以我们从第三位开始算
        y = f[2:]
        return x,y
    
    

    下图是两个代码的对比
    在这里插入图片描述

    二进制如何以十进制输出

    我今天想出来可以把第二个函数的结果以一个字符串的形式输出,然后替换里面的True和False。奈斯。
    前面的代码我改成了这个样子

    def add(x,y):
        while len(x) < len(y):
            x = [False] + x
        while len(x) > len(y):
            y = [False] + y
        L = []
        Carry = False
        for i in range(len(x)-1,-1,-1):
            Carry,Sum = FA(x[i],y[i],Carry)
            L = [Sum] + L
            l = [str(i) for i in L]#把列表里的元素都改成字符串
            list = ''.join(l)#把列表里的字符串合并成一个字符串
        return str(Carry) + list#把两个字符串合并
    
    def text(word,txt1 = 'True',txt2 = 'False',txt3 = '1',txt4 = '0'):
            word_1 = word.replace(txt1,txt3)
            word_2 = word1.replace(txt2,txt4)
            return int(word_2,2)
    

    结果没错,这里不截图了

    综上所述

    终于到了把所有函数合并的时刻了,开心。

    def FA(a,b,c):
        Carry = (a and b) or (b and c) or (a and c)#这两行代码就是上面我们总结出的逻辑式,不要看到太多就觉得自己看不懂
        Sum = (a and b and c) or (a and (not b) and (not c)) or ((not a) and b and (not c)) or ((not a) and (not b) and c)
        return Carry,Sum
    
    def add(x,y):
        while len(x) < len(y):
            x = [False] + x
        while len(x) > len(y):
            y = [False] + y
        L = []
        Carry = False
        for i in range(len(x)-1,-1,-1):
            Carry,Sum = FA(x[i],y[i],Carry)
            L = [Sum] + L
            l = [str(i) for i in L]
            list = ''.join(l)
            txt = str(Carry) + list
        return txt
    
    def text(word,txt1 = 'True',txt2 = 'False',txt3 = '1',txt4 = '0'):
        word_1 = word.replace(txt1,txt3)
        word_2 = word_1.replace(txt2,txt4)
        return int(word_2,2)
    
    def Deci(E,F):
        e = list(str(bin(E)))
        f = list(str(bin(F)))
        x = [int(i) for i in e[2:]]
        y = [int(i) for i in f[2:]]
        word = add(x,y)
        coensored = text(word,txt1 = 'True',txt2 = 'False',txt3 = '1',txt4 = '0')
        return coensored
    

    在这里插入图片描述
    呐,答案没错。这是老师给我布置得题目,十进制转化成二进制输入,把输出的二进制再转化成十进制的形式输出,我能怎么办呢。

    展开全文
  • 二进制算术运算:两个二进制数进行加法运算的规则,和十...我们可以把一位二进制数的加法结果全计算出来,如下: 0+0=0 0+1=1 1+0=1 1+1=10整理成表格:以上的表格可以重新写成带有前导零的形式,这样每个和就会变成...

    二进制算术运算:

    两个二进制数进行加法运算的规则,和十进制数基本相同。唯一的区别在于二进制数是“逢二进一”,而十进制数是“逢十进一”。

    我们可以把一位二进制数的加法结果全计算出来,如下:

             0+0=0

                 0+1=1

                 1+0=1

                 1+1=10

    整理成表格:

    cd2e0bed679553dacb9f38abb38fa72e.png

    以上的表格可以重新写成带有前导零的形式,这样每个和就会变成一个二位二进制数,像这样,和数的左边的数叫做进位(carry);边的数叫做和位(sum);表格如下:

    d676c67e9a138fcf95a35b093dccdc33.png

    如果把和数的进位与和位拆开,会发现进位跟与门的输出一致;和位跟异或门的输出一致;

    5d7e505c4814b2d78f47d6dab2223ca0.png

    我们可以将异或门跟与门连接在一起,实现一位二进制数加法电路。

    48c5a27072a9d503782a72e5dceaa67e.png

    这个加法电路只能计算一位二进制数,无法计算多位二进制数。所以叫做半加器(Half Adder),符号如下:

    3e8b7b8c0be40f0c77078ea8bd53a935.png

    我们需要对半加器进行改进,使其能进行多位数计算。将两个半加器和一个或门做如下连接:

    c724bad4e3ed80ff29d2bf1bc7f9a8e0.png

    要理解它的工作原理,首先从最左边第一个半加器的输入A输入B开始,其输出是一个和位及进位。这个和位必须与前一列的进位输入在第二个半加器里相加,然后第二个半加器的输出和位是最后的结果。两个半加器的进位输出又被输入到一个或门中。

    你可能会觉得,这里还需要一个半加法器,这当然是可行的。但是如果你了解了所有的可能性之后,你会发现,两个半加法器的进位输出是不会同时为1的。或门在这里已经足够,因为或门除了在输入都为1的时候以外,其他情况下结果和异或门结果相同。

    这个加法电路叫做全加器(Full Adder)符号如下:

    40b8aead7c1223a4c056f161b9ad867a.png

    P.S.进位输出(Carry Out  简写为CO)

         进位输入(Carry In 简写CI)

    ----------------------------------0f57eeaf22bb794801ec65dde1465168.png-----------------------------------

    9c345d2b58b9ff192b56ed5080d4c138.png

    展开全文
  • ##MATLAB之Simulink(四) ##两位二进制数加法器 在上一节中,我们学习了全加器的原理并且进行了仿真,今天我们来做一个实例——两位二进制数的加法器。 由于全加器有三个输入...也就是说,半加器仅适用于一位二进制数

    ##MATLAB之Simulink(四)
    ##两位二进制数加法器

    在上一节中,我们学习了全加器的原理并且进行了仿真,今天我们来做一个实例——两位二进制数的加法器。

    由于全加器有三个输入,其中一个是由低位的进位输入进来的,但是最低位只有两个输入,所以两个最低位相加不能用加法器,那么应该如何相加呢?这里给大家介绍另一种加法器——半加器。

    半加器定义:
    两个1位二进制数相加,若只考虑了两个加数本身,而没有考虑由低位来的进位的运算称为半加,而实现半加运算的逻辑电路称为半加器。

    也就是说,半加器仅适用于一位二进制数的相加,不需要考虑低位的进位。所以我们需要用到一个半加器和一个全加器,半加器用来计算两个低位的结果,全加器用来计算两个高位的结果,同时考虑低位的进位。
    一般情况下,用A、B来表示两个一位二进制加数,用S表示A、B的和,C表示A、B的进位。

    先来仿真一下半加器:
    列出真值表
    在这里插入图片描述

    得出表达式:
    在这里插入图片描述
    在这里插入图片描述
    根据表达式,很容易可以作出半加器的模型
    (过程这里不再多说,不懂得朋友请看我的上一篇全加器的文章)
    在这里插入图片描述我们假设输入的数分别为00、01、10、11,那么输入矩形波的设置应该是这样:
    在这里插入图片描述我们用示波器连接两个输入和两个输入,观察仿真结果:
    在这里插入图片描述
    这里有四行波形,第一行为加数A,第二行为加数B,第三行为S,第四行为C。
    不难看出,仿真结果与真值表相对应,半加器仿真成功!

    接下来,我们直接将一个半加器和一个全加器合并在一起稍微修改,就可以得到一个两位二进制数的加法器:

    在这里插入图片描述这里需要注意的是,半加器用来计算两个低位,全加器用来计算两个高位,全加器中的进位输入由半加器的进位输出连接。
    在这幅图中,A0,A1表示两个低位,B0,B1表示两个高位。
    我们用三个示波器分别表示第一个加数、第二个加数和结果。

    接下来我们看仿真结果:
    第一个加数:
    在这里插入图片描述
    第二个加数:
    在这里插入图片描述结果:
    在这里插入图片描述
    注意:每幅图都是低位在上,高位在下。

    我们进行验证,不难发现仿真结果正确。

    这就是两位二进制加法器的仿真过程,掌握这个方法后很容易设计出多位二进制加法器,没错,只要增加几个全加器就可以了。

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